半导体器件的利记博彩app

专利名称：半导体器件的利记博彩app
技术领域：
本发明涉及半导体器件。
背景技术：
一般而言，半导体器件归类成其中在半导体基板的一个表面上形成电极的横向半导体器件、以及在半导体基板的两个表面上都具有电极的纵向半导体器件。在纵向半导体器件中，在导通状态中漂移电流流动的方向、以及其中在截止状态中由反向偏压引起的耗尽层延伸的方向相同。在常规平面η沟道纵向MOSFET (MOSFET :金属氧化物半导体场效应晶体管)中，高电阻率η_漂移层用作使漂移电流在导通状态中在垂直方向上流动的区域。因此，当通过缩短η-漂移层的电流路径来减小漂移电阻时，获取减小MOSFET的导通电阻的优点。
同时，高电阻率η_漂移层在截止状态中耗尽以增大击穿电压。因此，当η_漂移层变薄时，从P基区和η_漂移层之间的ρ-η结扩展的漏基(drain-to-base)耗尽层的宽度减小，并且击穿电压降低。相反，由于在半导体器件中η-漂移层厚且击穿电压高，因此导通电阻增大且导通损耗增大。以此方式，在导通电阻和击穿电压之间存在折衷关系。已知该折衷关系在诸如IGBT (绝缘栅双极晶体管)、双极晶体管、或二极管之类的半导体器件中也以相同方式建立。同样，该折衷关系在横向半导体器件中也相同，其中在导通状态中漂移电流流动的方向、以及其中在截止状态中由反向偏压引起的耗尽层延伸的方向不同。在本说明书和附图中，η或P作前缀的层或区域意味着大量电子或正空穴分别是载流子。同样，η或P所附的+或-意味着存在比未附有+或-的层或区域高或低的杂质浓度。图39是示出已知超结半导体器件的截面图。作为解决上述折衷关系引起的问题的方法，超结(SJ)半导体器件是众所周知的，其中漂移层是平行ρ-η层120，其中具有增大杂质浓度的η型区101、以及η型区102反复交替地接合。P基区103、η型表面区104、ρ+接触区105、η+源区106、栅绝缘膜107、栅电极108、层间绝缘膜109、以及源电极110被设置为有源部分中的表面结构。与η+漏区111接触的漏电极112设置在第二主表面上(例如，参考专利文献I、专利文献2、以及专利文献3)。平行ρ-η层120设置在表面结构和η+漏区111之间。图40是示出图39所示的超结半导体器件的杂质浓度分布的示图。图40示出从η型表面区104的第一主表面侧的端部(在下文中称为上端)起在第二主表面侧方向上的η型杂质浓度分布(沿切割线ΑΑ-ΑΑ’)、以及从ρ+接触区105的上端起在深度方向上的P型杂质浓度分布(沿切割线ΒΒ-ΒΒ’)。第一深度Cltl是从P基区103的上端到ρ基区103的第二主表面侧的端部(在下文中称为下端)的深度。第二深度d1(l是从ρ基区103的下端到ρ型区102的下端的深度。在图39中，η型区101和ρ型区102的杂质浓度在深度方向上是均匀的。
在具有这种结构的半导体器件中，由于耗尽层在处于截止状态时从在平行p-n层的垂直方向上延伸的每一 p-n结起在横向方向上扩展从而耗尽整个漂移层，因此即使当平行p-n层的杂质浓度高时,也有可能实现高击穿电压。同样，提出了以下种类的器件作为实现击穿电压的改进、以及导通电阻的减小的另一超结半导体器件。该器件具有通过在n+型漏极层上周期性且交替地设置第一 η型柱状层、P型柱状层、以及第二 η型柱状层而形成的超结结构。P型柱状层和第二 η型柱状层使得源电极侧的杂质浓度高于漏电极侧的杂质浓度(例如，参考专利文献4)。同样，作为另一器件，提出了以下种类的器件。该器件具有在第一导电型的第一半导体基板的主表面上形成的第一导电型的第一半导体柱状层、与第一半导体柱状层相邻的第二导电型的第二半导体柱状层、与第二半导体柱状层相邻的第一导电型的第三半导体柱状层、以及设置在第二半导体柱状层的上表面上的第二导电型半导体基极层，并且在半导体基极层上形成MOS晶体管。第一至第三半导体柱状层的上侧区域中的载流子浓度被设为高于下侧区域中的载流子浓度(例如，参见专利文献5)。 同样，作为另一器件，提出了以下种类的器件。存在其中在η+漏区上交替地设置η型漂移区和P型分隔区、在P型分隔区上形成P基区、并且在P基区的表面层上选择性地形成η+源区和P+接触区的平行p-n结构部分。在η型漂移区上形成具有高杂质浓度的表面η型漂移区。跨夹在表面η型漂移区和η+源区之间的ρ基区的前表面上的栅绝缘膜设置栅电极。源电极设置成与η+源区和ρ+接触区两者的前表面接触，而漏电极设置成与η+漏区的后侧表面接触。绝缘膜被设置成隔离栅电极和源电极(例如，参考专利文献6)。同样，作为另一器件，提出了以下种类的器件。垂直功率MOSFET包括a)设置在MOSFET的一个表面上的漏极接点，包括在漏极接点上掺杂到高能级的第一导电型基板；b)设置在基板的与漏极接点相对一侧的阻挡层，包括i)作为具有六个四边形表面的平行六面体的第一多个垂直区段，这些第一多个垂直区段的水平方向厚度比阻挡层的垂直方向厚度短，其中ii)P导电型垂直区段和η导电型垂直区段交替地设置在第一多个垂直区段上；
c)第二导电型的第二多个阱区，该第二导电型与设置在基板相对一侧的阻挡层的一个表面上的第一导电型相反；d)掺杂到高能级的第一导电型的第三多个源区，其中第二多个阱区的每一个内部设置有两个源区；e)设置在基板相对一侧的阻挡层的一个表面上的第一导电型的第四多个区域，其中每一区域在第二多个阱区的两个阱区之间延伸；以及f)第五多个多晶栅区，其中每一多晶栅区伸展超过两个相邻阱区内部的一个源区、以及第四多个区域之一(例如，参考专利文献7)。同样，作为另一器件，提出了以下种类的器件。该器件包括第一导电型的第一半导体层；电连接到第一半导体层的第一主电极；在第一半导体层内部形成的在横向方向上周期性地设置的第二导电型的第二半导体层，其中垂直方向上的杂质量的分布与第一半导体层内部的垂直方向上的杂质量的分布不同；选择性地在第一半导体层和第二半导体层的表面上形成的第二导电型的第三半导体层；选择性地在第三半导体层的表面上形成的第一导电型的第四半导体层；形成为接合到第三半导体层和第四半导体层的表面的第二主电极；以及跨第一半导体层、第三半导体层和第四半导体层的表面上的栅绝缘膜形成的控制电极。第一半导体层的分布使得杂质浓度在从第二主电极到第一主电极的垂直方向上增力口，而第二半导体层的分布使得杂质浓度在从第二主电极到第一主电极的垂直方向上是均匀的(例如，参考专利文献8 )。同样，作为另一器件，提出了以下种类的器件。半导体包括第一和第二主表面；设置在第一和第二主表面中的每一个上的主电极；第一和第二主表面之间的第一导电型低电阻层；以及平行Ρ-η层，其中第一导电型区域和第二导电型区交替地设置，其中第一主表面侧的第二导电型区域中的杂质浓度高于相邻第一导电型区域中的杂质浓度，而第二主表面侧的第二导电型区域中的杂质浓度低于相邻第一导电型区域中的杂质浓度。第二导电型区域中的杂质浓度在深度方向上是均匀的，而第一主表面侧的第一导电型区域中的杂质浓度低于第二主表面侧的第一导电型区域中的杂质浓度(例如，参考专利文献9)。同样，作为另一器件，提出了以下种类的器件。该器件包括交替地设置在第一导电型的第一半导体层上的第一导电型的第二半导体层和第二导电型的第三半导体层。该器件还包括设置成与第二半导体层之间的每一第三半导体层的上部接触的第二导电型的第四半导体层、以及在每一第四半导体层的表面上形成的第一导电型的第五半导体层。第一半导体层的第一导电型杂质浓度低于第二半导体层的第一导电型杂质浓度。第三半导体层包括基部、以及具有以深度方向上的杂质量大于基部的杂质量的方式局部形成的高杂质量的部分(例如，参考专利文献10)。 相关技术文献专利文献专利文献I :美国专利文献No. 5，216，275专利文献2 :美国专利文献No. 5，438，215专利文献3 JP-A-9-266311专利文献4 JP-A-2007-019146专利文献5 JP-A-2006-066421专利文献6 日本专利No. 4，304, 433专利文献7 日本专利No. 4，263，787专利文献8 JP-A-2004-119611专利文献9 JP-A-2004-072068专利文献10 JP-A-2006-170598本发明的概要本发明要解决的问题在功率MOSFET用作开关器件时，除在导通状态中减少导通损耗以外还存在在开关期间减少开关损耗的需求。导致开关损耗增加的主要因素包括例如截止损耗。为了减少截止损耗，例如在截止期间增大漏源电压时间变化率(在下文中称为截止dv/dt)就足够了。然而，增大截止dv/dt是出现噪声的原因。由此,优选截止dv/dt低。以此方式,在截止损耗和截止dv/dt之间存在折衷关系。然而，在上述超结半导体器件的情况下，在50至100V的范围内的低漏源电压下，耗尽层完全通过平行Ρ-η层扩展。由此，栅漏电容(镜像电容)变得极低，并且截止dv/dt增大。有可能通过使用栅极电阻器来降低截止dv/dt，但是由于SJ-M0SFET的栅漏电容极小，因此有必要使用比已知MOSFET大的栅极电阻。当增大栅极电阻的大小时，镜像周期变得更长,并且截止损耗增加。
图41是示出已知超结半导体器件截止时的电特性的示图。图41是示出截止损耗和截止dv/dt之间的折衷关系的模拟结果。根据图41所示的结果，当截止dv/dt为例如IOkV/ μ s以满足电源高频规则时，已知SJ-M0SFET的截止损耗约为O. 5mJ。已知MOSFET的截止损耗约为O. lmj。即，在已知超结半导体器件的情况下，与已知半导体器件相比，截止损耗和截止dv/dt之间的折衷关系恶化了约5倍。因此，虽然有可能使导通电阻减小1/5，但是丧失了该优点。以此方式，尽管超结半导体器件有可能改进导通电阻和击穿电压之间的折衷关系，但截止损耗和截止dv/dt之间的折衷关系变差。同样，在超结半导体器件的情况下，当平行p-n层的电荷平衡是使该器件的击穿电压最高的电荷平衡情形时，漏源电压随着漏极电流增大而减小。即，当剧烈地发生雪崩时出现负电阻，且雪崩耐受能力降低。 为了解决已知技术的问题，本发明的目的在于，提供其中截止损耗和截止dv/dt之间的折衷关系得以改进的半导体器件。同样，本发明的目的在于，提供其中雪崩耐受能力得以改进的半导体器件。解决问题的手段为了解决上述问题由此实现这些目的，根据权利要求I的本发明的半导体器件具有以下特征。半导体器件包括设置在第一主表面侧的有源部分；设置在第二主表面侧的低电阻层；设置在有源部分和低电阻层之间的平行P-n层，其中第一导电型区域和第二导电型区域交替地设置；设置在第二导电型区域的第一主表面侧的第二导电型基区，该第二导电型基区的杂质浓度高于第二导电型区域的杂质浓度；以及设置在第一导电型区域的第一主表面侧的第一导电型高浓度区，该第一导电型高浓度区被放置成比第二导电型基区的第二主表面侧的端部更远离第二主表面侧，并且该第一导电型高浓度区的杂质浓度高于第一导电型区域的第二主表面侧的杂质浓度。同样，根据权利要求2的本发明的半导体器件的特征在于，在根据权利要求I的本发明中，第一导电型高浓度区的杂质浓度大于或等于第一导电型区域中除第一导电型高浓度区以外的置于从第二导电型基区的第二主表面侧的端部到第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 2倍且小于或等于其3倍。同样，根据权利要求3的本发明的半导体器件的特征在于，在根据权利要求I的本发明中，还包括设置在第一导电型区域的第一主表面侧的第一导电型表面区，该第一导电型表面区与第一导电型高浓度区的第一主表面侧的端部接触。同样，根据权利要求4的本发明的半导体器件的特征在于，在根据权利要求3的本发明中，第一导电型表面区被设置在与第二导电型基区相同的深度、或者在第一主表面侧设置得比第二导电型基区浅。同样，根据权利要求5的本发明的半导体器件的特征在于，在根据权利要求3的本发明中，第一导电型表面区的杂质浓度高于第一导电型高浓度区的杂质浓度。同样，根据权利要求6的本发明的半导体器件的特征在于，在根据权利要求3的本发明中，还包括第一导电型表面区的第一导电型高浓度区的杂质浓度大于或等于第一导电型区域中除第一导电型高浓度区以外的置于从第二导电型基区的第二主表面侧的端部到第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 2倍且小于或等于其3倍。同样，根据权利要求7的本发明的半导体器件的特征在于，第一导电型高浓度区的厚度小于或等于置于从第二导电型基区的第二主表面侧的端部到第二导电型区域的第二主表面侧的端部的深度的第一导电型区域的厚度的1/3。同样，根据权利要求8的本发明的半导体器件的特征在于，在根据权利要求I的本发明中，第一导电型高浓度区的厚度大于或等于置于从第二导电型基区的第二主表面侧的端部到第二导电型区域的第二主表面侧的端部的深度的第一导电型区域的厚度的1/8且小于或等于其1/4。同样，根据权利要求9的本发明的半导体器件的特征在于，在根据权利要求I的本发明中，第一导电型高浓度区的杂质浓度大于或等于与第一导电型高浓度区相邻的第二导电型区域的杂质浓度的I. 2倍且小于或等于其3倍。同样，根据权利要求10的本发明的半导体器件的特征在于，在根据权利要求I的 本发明中，还包括第一主表面侧的第二导电型高浓度区，该第二导电型高浓度区的杂质浓度高于第二导电型区域的第二主表面侧的杂质浓度。同样，根据权利要求11的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第一导电型高浓度区的杂质浓度大于或等于第一导电型区域中除第一导电型高浓度区以外的置于从第二导电型基区的第二主表面侧的端部到第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 5倍且小于或等于其3倍。同样，根据权利要求12的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第二导电型高浓度区的厚度大于或等于第二导电型区域的厚度的1/8且小于或等于其1/2。同样，根据权利要求13的发明的半导体器件的特征在于，在根据权利要求10的本发明中，第二导电型高浓度区的厚度与第一导电型高浓度区的厚度相同。同样，根据权利要求14的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第二导电型区域中除第二导电型高浓度区以外的区域的杂质浓度与第一导电型区域中除第一导电型高浓度区以外的区域的杂质浓度相同。同样，根据权利要求15的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第二导电型区域中的除第二导电型高浓度区以外的区域的杂质浓度从第一主表面侧到第二主表面侧逐渐降低。同样，根据权利要求16的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第一导电型高浓度区和第二导电型高浓度区的杂质浓度从第一主表面侧到第二主表面侧逐渐降低。同样，根据权利要求17的本发明的半导体器件的特征在于，在根据权利要求10的本发明中，第二导电型高浓度区在第二主表面侧被设置成比第一导电型高浓度区的第二主表面侧的端部深。同样，根据权利要求18的本发明的半导体器件的特征在于，在根据权利要求17的本发明中，第二导电型高浓度区中的在第二主表面侧设置成比第一导电型高浓度区的第二主表面的端部深的区域的杂质浓度高于与该区域相邻的第一导电型区域的杂质浓度、且低于第二导电型高浓度区的杂质浓度。
同样，根据权利要求19的发明的半导体器件的特征在于，在根据权利要求17的本发明中，第二导电型高浓度区中的在第二主表面侧设置成比第一导电型高浓度区的第二主表面侧的端部深的区域的杂质浓度大于或等于与该区域相邻的第一导电型区域的杂质浓度的I. 2倍。同样，根据权利要求20的本发明的半导体器件的特征在于，在根据权利要求1-19中任一项的本发明中，第一导电型区域和第二导电型区域的平面形状是条状、六角栅格形状、或正方形。根据本发明，通过在第一导电型区域的第一主表面侧设置第一导电型高浓度区，第一导电型区域的第一主表面侧具有其η型杂质的量大于第二主表面侧的η型杂质的量的配置。由此，耗尽层在平行p-n层的第一主表面侧扩展是困难的，并且由此有可能防止平行P-n层在低漏源电压的情况下完全耗尽。因此，有可能防止栅漏电容变得极低，并且由此有可能防止截止dv/dt变高。由此，由于不再有增大栅极电阻的大小以减小截止dv/dt的任何需要，因此有可能防止截止损耗增加。 同样，根据权利要求17至19的本发明，通过在第二主表面侧将第二导电型高浓度区设置得比第一导电型高浓度区深，平行P-n层的第一主表面侧的ρ型杂质的量大于η型杂质的量。由此，有可能防止发生雪崩击穿时的负电阻，并且由此有可能改进雪崩耐受能力。本发明的优点根据本发明的半导体器件，实现的优点在于，有可能改进截止损耗和截止dv/dt之间的折衷关系。同样，实现的优点在于，有可能改进雪崩耐受能力。附图简述图I是示出根据实施方式I的半导体器件的截面图。图2是示出根据实施方式I的半导体器件的杂质浓度分布的示图。图3是示出根据实施方式2的半导体器件的截面图。图4是示出根据实施方式3的半导体器件的截面图。图5是示出根据实施方式3的半导体器件的杂质浓度分布的示图。图6是示出根据实施方式4的半导体器件的截面图。图7是示出根据实施方式4的半导体器件的杂质浓度分布的示图。图8是示出根据实施方式5的半导体器件的截面图。图9是示出根据实施方式5的半导体器件的杂质浓度分布的示图。

图10是示出根据实施方式6的半导体器件的截面图。图11是示出根据实施方式6的半导体器件的杂质浓度分布的示图。图12是示出实施例I的半导体器件中的截止特性的示图。图13是示出根据实施例2的半导体器件的η型杂质浓度分布的示图。图14是示出实施例2的半导体器件中的截止特性的示图。图15是示出根据实施例2的半导体器件中的耗尽层扩展的示意图。图16是示出根据实施例2的半导体器件中的耗尽层扩展的示意图。图17是示出根据实施例2的半导体器件中的耗尽层扩展的示意图。图18是示出根据实施例2的半导体器件中的截止特性的示图。
图19是示出根据实施例3的半导体器件中的击穿电压和导通电阻之间的关系的示图。图20是示出根据实施例4的半导体器件中的电特性的示图。图21是示出根据实施例4的半导体器件中的截止特性的示图。图22是示出根据实施例5的半导体器件的P型杂质浓度分布的示图。图23是示出根据实施例5的半导体器件中的电特性的示图。图24是示出根据实施例5的半导体器件中的截止特性的示图。图25是示出根据实施例6的半导体器件的杂质浓度分布的示图。
图26是示出根据实施例6的半导体器件中的电特性的示图。图27-1是示出根据实施例6的半导体器件中的截止特性的示图。图27-2是示出根据实施例6的半导体器件中的截止特性的示图。图28-1是示出根据实施例7的半导体器件中的电特性的示图。图28-2是示出根据实施例7的半导体器件中的电特性的示图。图29-1是示出根据实施例7的半导体器件中的截止特性的示图。图29-2是示出根据实施例7的半导体器件中的截止特性的示图。图30是示出根据实施例8的半导体器件中的截止特性的示图。图31是示出根据实施方式7的半导体器件的制造步骤(阶段I)的截面图。图32是示出根据实施方式7的半导体器件的制造步骤(阶段2)的截面图。图33是示出根据实施方式8的半导体器件的制造步骤的截面图。图34是示出根据实施方式9的半导体器件的制造步骤的截面图。图35是示出根据实施方式10的半导体器件的制造步骤的截面图。图36是示出根据实施方式11的半导体器件的制造步骤(阶段I)的截面图。图37是示出根据实施方式11的半导体器件的制造步骤(阶段2)的截面图。图38是示出根据实施方式12的半导体器件的制造步骤的截面图。图39是示出已知超结半导体器件的截面图。图40是示出图39所示的超结半导体器件的杂质浓度分布的示图。图41是示出已知超结半导体器件中的截止特性的示图。用于实现本发明的方式在下文中，参考附图，给出根据本发明的半导体器件的优选实施方式的详细描述。在实施方式和附图的以下描述中，相同的附图标记和符号将给予相同的配置，并且将省略多余的描述。(实施方式I)图I是示出根据实施方式I的半导体器件的截面图。图I所示的半导体器件具有第一主表面侧的有源部分、以及第二主表面侧的n+漏区(低电阻层)11。ρ基区(第二导电型基区)3、n型表面区(第一导电型表面区)4、p+接触区5、n+源区6、栅绝缘膜7、栅电极8、层间绝缘膜9、以及源电极10被设置为例如有源部分中的平面型MOSFET表面结构。与η.漏区11接触的漏电极12设置在第二主表面上。平行ρ-η层被设置为有源部分和η+漏区11之间的漂移层。平行p-η层20由反复交替接合的η型区(第一导电型区域)I和ρ型区(第二导电型区域)2构成。P型区2以其不到达n+漏区11的方式设置。η型区I和ρ型区2的平面形状是条状、六角栅格形状、或正方形。P基区3设置在P型区2的第一主表面侧。同样，P基区3的杂质浓度高于P型区2的杂质浓度。η型表面区4设置在η型区I的第一主表面侧。即，η型表面区4设置在相邻P基区3之间，从而邻接ρ基区3。η型表面区4的杂质浓度可如下文中所述高于η型高浓度区21的杂质浓度，或者可与η型高浓度区21的杂质浓度相同。同样，η型表面区4可被设置成与P基区3的深度相同，或者可被设置成比ρ基区3浅。通过将η型表面区4设置成比P基区3浅，有可能配置成在ρ基区3的第二主表面侧的隅角附近的杂质浓度与ρ型区2的第一主表面侧的杂质浓度相同。通过这样做，有可能防止电场集中在P基区3的第二主表面侧的隅角附近，并且由此有可能防止击穿电压减小。ρ+接触区5和η+源区6设置在ρ基区3的表面层上，并且彼此接触。栅电极8跨栅绝缘膜7跨设在η+源区6、ρ基区3、以及η型区I上。源电极10与ρ+接触区5和η+源区6接触。同样，源电极10通过层间绝缘膜9与栅电极8隔离。 η型高浓度区(第一导电型高浓度区)21设置在η型区I的第一主表面侧。η型高浓度区21与η型表面区4的第二主表面侧的端部(在下文中称为下端)接触。同样，η型高浓度区21的杂质浓度高于η型区I中的除η型高浓度区21以外的置于从ρ基区3的下端到P型区2的下端的深度的区域(在下文中称为η型低浓度区)22的杂质浓度。同样，η型高浓度区21的厚度小于或等于置于从P基区3的下端到ρ型区2的下端的深度的η型区I的厚度(在下文中称为η型区I中的邻接ρ型区2的区域的厚度)的1/3。优选地，η型高浓度区21的厚度大于或等于η型区I中的邻接ρ型区2的区域的厚度的1/8且小于或等于其1/4。通过将η型高浓度区21设置成具有这种厚度，减少平行ρ_η层20的第一主表面侧的结部中的电荷不平衡的发生，并且防止击穿电压减小。η型高浓度区21的厚度可以是例如5. 5 μ m。ρ型区2的厚度可以是例如40 μ m。此时，η型区I中的邻接P型区2的区域的厚度为例如40 μ m。接着，将给出η型区I和ρ型区2的杂质浓度分布的描述。图2是示出根据实施方式I的半导体器件的杂质浓度分布的示图。图2示出沿图I中的切割线Α-Α’的η型杂质浓度分布、以及沿图I中的切割线Β-Β’的ρ型杂质浓度分布。η型杂质浓度分布是从η型表面区4的第一主表面侧的端部(在下文中称为上端)起在第二主表面侧方向(在下文中称为深度方向)上的η型区I的杂质浓度分布。P型杂质浓度分布是从P+接触区5的上端起在深度方向上的P型区2的杂质浓度分布(在下文中，同样适用于实施方式2至实施方式6)。第一深度Cltl是从ρ基区3的上端到下端的深度。第二深度Cl1是从ρ基区3的下端到η型高浓度区21的下端的深度。第三深度d2是从η型高浓度区21的下端到ρ型区2的下端的深度。然后，图2所示的η型杂质浓度分布指示其中从ρ基区3 (第一深度(Ici)的下端到第二主表面侧η型高浓度区21 (第二深度(I1)和η型低浓度区22 (第三深度d2)依次存在的杂质浓度分布。同样，图2所示的ρ型杂质浓度分布指示其中从P基区3的下端到第二主表面侧P型区2 (第二深度Cl1+第三深度d2)存在的杂质浓度分布。如图2所示，η型区I具有在第二主表面侧从P基区3的下端起的区域中由η型高浓度区21和η型低浓度区22构成的两个不同阶段的杂质浓度分布。当η型高浓度区21的杂质浓度大于或等于η型低浓度区22的杂质浓度的I. 2倍且小于或等于其3倍、优选小于或等于其2. 5倍时是适宜的。即，η型区I具有其η型杂质量大于第一主表面侧的η型杂质量的配置。η型高浓度区21的杂质浓度可以是例如4. 8X1015/cm3。η型低浓度区22的杂质浓度可以是例如3. OX 1015/cm3。同样，η型区I可具有由η型表面区4、η型高浓度区21、以及η型低浓度区22构成的三个不同阶段的杂质浓度分布。即，图2所示的η型杂质浓度分布可以是其中从第一主表面侧到第二主表面侧η型表面区4 (第一深度屯)、η型高浓度区21 (第二深度屯)、以及η型低浓度区22(第三深度d2)依次存在的三阶段杂质浓度分布。在此情况下，包括η型表面区4的η型高浓度区21的杂质浓度可大于或等于η型低浓度区22的杂质浓度的I. 2倍且小于或等于其3倍、优选小于或等于其2. 5倍。
ρ型区2具有均匀的杂质浓度分布。即，η型高浓度区21的杂质浓度大于或等于P型区2中的邻接η型高浓度区21的区域的杂质浓度的I. 2倍且小于或等于其3倍、优选小于或等于其2. 5倍。如上所述，根据实施方式I，通过在η型区I的第一主表面侧设置η型高浓度区21，η型区I的第一主表面侧具有其η型杂质的量大于第二主表面侧的η型杂质的量的配置。由此，耗尽层在平行Ρ-η层20的第一主表面侧扩展是困难的，并且由此有可能防止平行ρ-η层20在低漏源电压的情况下完全耗尽。因此，有可能防止栅漏电容变得极低，并且由此有可能防止截止dv/dt变高。由此，由于不再有增大栅极电阻的大小以减小截止dv/dt的任何需要，因此有可能防止截止损耗增加。即，与现有技术相比，有可能改进截止损耗和截止dv/dt之间的折衷关系。(实施方式2) 图3是示出根据实施方式2的半导体器件的截面图。沟槽结构也可适用于实施方式I O在实施方式2中，在η型区I的上端侧配置有沟槽结构，其中栅电极18跨沟槽内部的栅绝缘膜17设置。P基区3和η+源区6与设置在沟槽侧壁上的栅绝缘膜17接触。源电极10通过层间绝缘膜19与栅电极18隔离。不设置η型表面区。η型区I沿图3中的切割线C_C’的η型杂质浓度分布与实施方式I中的η型区I沿切割线Α-Α’的η型杂质浓度分布(参考图I和图2)相同。由于在图3所示的半导体器件中不设置η型表面区，因此η型杂质浓度分布只位于第二深度Cl1和第三深度d2。同样，ρ型区2沿切割线D-D’的ρ型杂质浓度分布与实施方式I中ρ型区2沿切割线B-B’的ρ型杂质浓度分布相同。除此以外的配置与实施方式I中的配置相同。如上所述，根据实施方式2，在具有沟槽栅结构的半导体器件的情况下也有可能获取与实施方式I中相同的优点。(实施方式3)图4是示出根据实施方式3的半导体器件的截面图。在图4中，只示出平行ρ-η层20的一个ρ-η结(在下文中，同样适用于图6和图8)。在实施方式I中，ρ型区2的第一主表面侧的杂质浓度可高于P型区2的第二主表面侧的杂质浓度。在实施方式3中，P型高浓度区(第二导电型高浓度区)23设置在ρ型区2的第一主表面侧。P型高浓度区23与ρ基区3的下端接触。同样，P型高浓度区23的杂质浓度高于P型区2中除P型高浓度区23以外的区域(在下文中称为P型低浓度区)24的杂质浓度。同样，ρ型高浓度区23的厚度与η型高浓度区21的厚度相同。优选地，P型高浓度区23的厚度大于或等于ρ型区2的厚度的1/8且小于或等于其1/2。ρ型高浓度区23的厚度可以是例如11 μ m。ρ型区2的厚度可以是例如37 μ m。同样，优选η型高浓度区21的杂质浓度大于或等于η型低浓度区22的杂质浓度的I. 5倍且小于或等于其3倍、优选小于或等于其2. 5倍。接着，将给出ρ型区2和η型区I的杂质浓度分布的描述。图5是示出根据实施方式3的半导体器件的杂质浓度分布的示图。图5示出从第一深度Cltl的下端到第二主表面侦船图4中的切割线Ε-Ε’的η型杂质浓度分布、以及沿图4中的切割线F-F’的ρ型杂质浓度分布。η型区I沿切割线Ε-Ε’的η型杂质浓度分布与实施方式I中(参考图2)相同。图5所示的ρ型杂质浓度分布指示其中从ρ基区3的下端(第一深度(Ici)到第二主表面侧P型高浓度区23 (第二深度(I1)和ρ型低浓度区24 (第三深度d2)依次存在的杂质浓度分布。
如图5所示，P型区2具有由ρ型高浓度区23和ρ型低浓度区24构成的两个不同阶段的杂质浓度分布。即，P型区2具有其ρ型杂质的量大于第一主表面侧的ρ型杂质的量的配置。在实质相同的深度，P型高浓度区23的杂质浓度实质上与η型高浓度区21的杂质浓度相同。在实质相同的深度，P型低浓度区24的杂质浓度实质上与η型低浓度区22的杂质浓度相同。即，ρ型区2的ρ型杂质浓度分布的分布形状与η型区I的η型杂质浓度分布的分布形状相同。P型高浓度区23的杂质浓度可以是例如4. 7Χ 1015/cm3。ρ型低浓度区24的杂质浓度可以是例如2. 7Χ 1015/cm3。除此以外的配置与实施方式I中的配置相同。如上所述，根据实施方式3，有可能获取与实施方式I中相同的优点。同样，通过在P型区2的第一主表面侧设置P型高浓度区23，P型区2的第一主表面侧具有其P型杂质的量大于第二主表面侧的P型杂质的量的配置。同样，P型高浓度区23设置在实质上与η型高浓度区21相同的深度，并且设置有实质上与η型高浓度区21相同的杂质浓度。由此，有可能防止平行P-n层20的第一主表面侧的结平面中的电荷不平衡的发生。因此，有可能防止击穿电压减小。(实施方式4)图6是示出根据实施方式4的半导体器件的截面图。在实施方式3中，ρ型高浓度区23可在第二主表面侧设置成比η型高浓度区21的下端深。在实施方式4中，P型高浓度区23设置有与η型高浓度区21相同的杂质浓度，其在第二主表面侧设置成比η型高浓度区21的下端深。由此，有可能使第一主表面侧的ρ型杂质的量比η型杂质的量大等于ρ型高浓度区23的厚度和η型高浓度区21的厚度之间的差值的量。η型高浓度区21的厚度可以是例如9 μ m。ρ型高浓度区23的厚度可以是例如16 μ m。ρ型区2的厚度可以是例如37 μ m。接着，将给出ρ型区2的η型杂质浓度分布的描述。图7是示出根据实施方式4的半导体器件的杂质浓度分布的示图。图7示出从第一深度Cltl的下端到第二主表面侧沿图6中的切割线G-G’的η型杂质浓度分布、以及沿图6中的切割线Η-Η’的ρ型杂质浓度分布。η型区I沿切割线G-G’的η型杂质浓度分布与实施方式I中(参考图2)相同。第四深度d3是从η型高浓度区21的下端到ρ型高浓度区23的下端的深度。第五深度d4是从P型高浓度区23的下端到ρ型区2的下端的深度。如图7所示，P型区2具有由设置成自η型高浓度区21深第四深度d3的ρ型高浓度区23 (第二深度Cl1+第四深度d3)、以及ρ型低浓度区24 (第五深度d4)构成的两个不同阶段的杂质浓度分布。即，P型区2的ρ型杂质浓度分布的分布形状与η型区I的η型杂质浓度分布的分布形状不同。P型高浓度区23的杂质浓度可以是例如5. OX 1015/cm3。ρ型低浓度区24的杂质浓度可以是例如3. OX 1015/cm3。同样，ρ型高浓度区23的杂质浓度实质上与η型高浓度区21的杂质浓度相同。ρ型低浓度区24的杂质浓度实质上与η型低浓度区22的杂质浓度相同。除此以外的配置与实施方式3中的配置相同。如上所述，根据实施方式4，有可能获取与实施方式3相同的优点。同样，通过在第二主表面侧将P型高浓度区23设置成比η型高浓度区21深，得到使平行Ρ-η层20的第一主表面侧的P型杂质的量大于η型杂质的量的配置。由此，有可能使负电阻难以在发生雪 崩时出现，并且由此有可能改进雪崩耐受能力。因此，有可能防止漏源电压在漏极电流增大时下降。(实施方式5)图8是示出根据实施方式5的半导体器件的截面图。在实施方式4中，在第二主表面侧P型高浓度区23的设置成比η型高浓度区21的下端深的区域的杂质浓度可低于η型高浓度区21的下端的第一主表面侧的ρ型高浓度区23的杂质浓度。在实施方式5中，杂质浓度低于P型高浓度区23且高于η型低浓度区22的区域(在下文中称为P型中浓度区)设置在P型高浓度区23和P型低浓度区24之间。在η型低浓度区22的第一主表面侧，ρ型中浓度区25与η型低浓度区22相邻。ρ型高浓度区23设置有与η型高浓度区21相同的厚度。ρ型高浓度区23的厚度可以是例如9 μ m。ρ型中浓度区25的厚度可以是例如7 μ m。接着，将给出ρ型区2的η型杂质浓度分布的描述。图9是示出根据实施方式5的半导体器件的杂质浓度分布的示图。图9示出从第一深度Cltl的下端到第二主表面侧沿图8中的切割线1-1’的η型杂质浓度分布、以及沿图8中的切割线J-J’的ρ型杂质浓度分布。η型区I沿切割线1-1’的η型杂质浓度分布与实施方式I中(参考图2)相同。第五深度d4是从ρ型中浓度区25的下端到ρ型区2的下端的深度。如图9所示，ρ型区2具有由ρ型高浓度区23 (第二深度(I1Xp型中浓度区25 (第四深度d3)、以及ρ型低浓度区24(第五深度d4)构成的三个不同阶段的杂质浓度分布。SP，P型区2的ρ型杂质浓度分布的分布形状与η型区I的η型杂质浓度分布的分布形状不同。同样，当P型中浓度区25的杂质浓度大于或等于η型区的与ρ型中浓度区25相邻的区域的杂质浓度的I. 2倍时是适宜的。ρ型中浓度区25的杂质浓度可以是例如4. OX 1015/cm3。除此以外的配置与实施方式4中的配置相同。如上所述，根据实施方式5，有可能获取与实施方式4中相同的优点。(实施方式6)图10是示出根据实施方式6的半导体器件的截面图。在实施方式3中，ρ型低浓度区24的杂质浓度分布可从第一主表面侧到第二主表面侧逐渐降低。在实施方式6中，平行ρ-η层20具有其中例如外延层层叠的配置。η型区I和ρ型区2具有通过层叠平行p-n层20而形成的波形杂质浓度分布(在下文中称为波形杂质浓度分布)，这些平行p-n层20具有例如通过所引入的杂质扩散而形成的大致弧形的p-n结平面。此外，P型低浓度区24的杂质浓度分布可从第一主表面侧到第二主表面侧逐渐降低。P型低浓度区24的杂质总量与η型低浓度区22的杂质总量相同。接着，将给出η型区I和ρ型区2的η型杂质浓度分布的描述。图11是示出根据实施方式6的半导体器件的杂质浓度分布的示图。图11示出沿图10中的切割线Κ-Κ’的η型杂质浓度分布、以及沿图10中的切割线L-L’的ρ型杂质浓度分布。除了 η型区I沿切割线Κ-Κ’的η型杂质浓度分布是波形杂质浓度分布以外，它与实施方式I中相同。即，η型区I具有由η型高浓度区21和η型低浓度区22构成的两个不同阶段的杂质浓度分布。同样，P型区2具有由ρ型高浓度区23、以及其杂质浓度分布从第一主表面侧到第二主表面侧逐渐降低的P型低浓度区24构成的两个不同阶段的杂质浓度分布。接着,将给出半导体器件制造方法的描述。首先，层叠η型外延层。接着,引入η型杂质遍及外延层，并且实现热扩散。接着，形成其中打开P型区2的形成区的掩 模。接着，将P型杂质引入P型区2的形成区，并且实现热扩散。通过这样做，形成P型区2。在此，不引入P型杂质的区域变成η型区I。通过反复实现该工艺、以及层叠外延层，形成平行p-n层20。此时，以η型杂质浓度高于第二主表面侧的η型杂质浓度的方式将η型杂质引入构成η型高浓度区21的外延层。同样，以在每一外延层中形成的ρ型低浓度区24的杂质浓度从第二主表面侧到第一主表面侧逐渐降低的方式将P型杂质引入每一外延层。同样，以P型杂质浓度高于第二主表面侧的P型杂质浓度的方式将P型杂质引入构成P型高浓度区23的外延层。除此以外的配置与实施方式3中的配置相同。可针对每一外延层实现热扩散，或者在反复实现外延层的形成、以及杂质的引入之后，最后可通过退火来实现热扩散。如上所述，根据实施方式6，有可能获取与实施方式3中相同的优点。(实施例I)图12是示出实施例I的半导体器件中的截止电特性的示图。图12是示出截止损耗和截止dv/dt之间的折衷关系的模拟结果(在下文中，同样适用于图14、图21、图24、图27-1、图27-2、图29-1、图29-2、以及图30)。根据实施方式1，制备其中η型高浓度区21的杂质浓度是η型低浓度区22的杂质浓度的I. 2倍的平面型MOSFET (在下文中称为第I实施例)。同样，制备其中η型高浓度区21的杂质浓度是η型低浓度区22的杂质浓度的I. 6倍的平面型MOSFET (在下文中称为第2实施例)。在第I实施例中，ρ基区3的厚度和表面杂质浓度分别被取为3.0μπι和S-OXlO1W30 η型表面区4的厚度和表面杂质浓度分别被取为2. 5 μ m和2. O X 1016cm_3。η.源区6的厚度和表面杂质浓度分别被取为O. 5 μ m和3. OX 102°Cm_3。!!+漏区11的厚度和表面杂质浓度分别被取为300 μ m和2. OX 1018cm_3。漂移层的厚度被取为53. O μ m。η型区I的宽度被取为6. O μ m。η型高浓度区21的厚度和杂质浓度分别被取为5. 5 μ m和3. 6 X 1015cm_3。η型低浓度区22的杂质浓度被取为3. OX IO1Vcnr3。ρ型区2的宽度、高度、以及杂质浓度分别被取为6. 0μπι、40. 0μπι、3. 0X1015cnT3。同样，击穿电压种类被取为600V。在第2实施例中，η型高浓度区21的杂质浓度被取为4. 8Χ 1015/cm_3。除此以外的配置与第I实施例中的配置相同。作为比较，制备其中η型高浓度区21的杂质浓度是η型低浓度区22的杂质浓度的I倍的平面型MOSFET (在下文中称为已知例)。即，已知例的η型区I具有均匀的杂质浓度分布。已知例的其他配置与第I实施例中的配置相同。然后，针对每一样本测量截止损耗和截止dv/dt。根据图12所示的结果，确定半导体器件的性能的指示符为截止损耗低，并且截止dv/dt低。S卩，离曲线的原点(左下方)越近，半导体器件的性能越高，并且截止损耗和截止dv/dt之间的折衷关系越得以改进。由此，可以说，在相同截止dv/dt的情况下进行比较时，截止损耗越低，截止损耗和截止dv/dt之间的折衷关系越得以改进。因此，在截止db/dt为例如lOkV/μ s时，比较截止损耗以满足电源高频规则。同样，在此，在第2实施例中，针对当截止dv/dt为IOkV/μ s时，不示出测量值。然而，推想第2实施例中的其他测量值在从连接附图所示的第2实施例的测量值的近似值线延伸的线上(在下文中，同样适用于图14、图 21、图 24、图 27-1、图 27-2、图 29-1、图 29-2、以及图 30)。根据图12所示的结果可以看出，η型高浓度区21的杂质浓度相对于η型低浓度 区22的杂质浓度越高，截止损耗越低。即，可以看出截止损耗和截止dv/dt之间的折衷关系在第2实施例中得到最大的改进。同样，可以看出通过配置使η型高浓度区21的杂质浓度大于或等于η型低浓度区22的杂质浓度的I. 2倍，有可能使截止损耗减少到小于或等于已知例中的1/2。(实施例2)图13是示出根据实施例2的半导体器件的η型杂质浓度分布的示图。同样，图14是示出实施例2的半导体器件中的截止电特性的示图。首先，如图13所示，根据实施方式3制备平面型MOSFET (在下文中称为第3实施例)。在第3实施例中，η型高浓度区21的厚度和杂质浓度分别被取为8. O μ m和4. TXlO1W0 η型低浓度区22的杂质浓度被取为例如2. 7 X 1015/cm3。ρ型区2的厚度被取为37 μ m。η型高浓度区23的厚度和杂质浓度与η型高浓度区21的厚度和杂质浓度相同。ρ型低浓度区24的杂质浓度与η型低浓度区22的杂质浓度相同。作为比较，如在实施例I中，制备已知例。同样，制备其中η型杂质浓度从η型区I的第一主表面侧到第二主表面侧逐渐降低的平面型MOSFET (在下文中称为倾斜实施例)。在第3实施例、已知例、以及倾斜实施例中的每一个中，η型区I的杂质总量相同。然后，针对每一样本测量截止损耗和截止dv/dt。根据图14所示的结果可以看出，在截止dv/dt为例如IOkV/μ s时进行比较，截止损耗在第3实施例中最低而在已知例中最高。具体地，当截止dv/dt为例如IOkV/ μ s时，第3实施例中的截止损耗约为I. 7mJ。已知例中的截止损耗约为5. OmJ (从附图中省略)。即，可以看出，在第3实施例中，有可能使截止损耗减少到已知例中的1/3的范围。由此，可以看出，与已知例相比，截止损耗和截止dv/dt之间的折衷关系在第3实施例中得到最大的改进。接着，其原因如下示出。同样，可以看出，与已知例相比，截止损耗和截止dv/dt之间的折衷关系在倾斜实施例中也得以改进。图15至图17是示出根据实施例2的半导体器件中的耗尽层扩展的示意图。同样，图18是示出根据实施例2的半导体器件中的截止电特性的示图。图15至图17示出当漏源电压上升时第3实施例中的耗尽层31的扩散、已知例中的耗尽层32的扩散、以及倾斜实施例中的耗尽层33的扩散。图18是示出当漏源电压上升时第3实施例、已知例、以及倾斜实施例中的截止dv/dt的模拟结果。如图16所示，已知例中的耗尽层32平行于η型区I和ρ型区2的结平面扩展。然后，在80V的漏源电压下，平行p-n层完全耗尽。同样，如图17所示，当施加漏源电压时，倾斜实施例中的耗尽层33在平行p-n层的具有低杂质浓度的第二主表面侧快速地扩展，并且在平行P-n层的具有高杂质浓度的第一主表面侧缓慢地扩展。然后，在IOOV的漏源电压处，平行P-n层完全耗尽。同时，如图15所示，当施加漏源电压时，第3实施例中的耗尽层31在平行p-n层的具有低杂质浓度的第二主表面侧(η型低浓度区22和ρ型低浓度区24)快速地扩展，并且在平行P-n层的具有高杂质浓度的第一主表面侧(η型高浓度区21和ρ型高浓度区23)缓慢地扩展。然后，在第3实施例中，即使当漏源电压达到100V时，非耗尽区(在下文中称为中性区)也保持在平行p-n层的第一主表面侧。同样，根据图18所示的结果可以看出，在已知例中，漏源电压急剧地上升，这导致截止dv/dt急剧地增大。其原因在于，在已知例中，平行p-n层容易完全耗尽(参考图16)。同样，在倾斜实施例中，从施加漏源电压到漏源电压开始上升的时间比已知例中的长。同样，漏源电压大体上缓慢上升，并且截止dv/dt也缓慢上升。其原因在于，在倾斜实施例中，由于η型区I和ρ型区2中的杂质浓度从第二主表面侧到第一主表面侧缓和地增大，因此 耗尽层逐渐地从第二主表面侧扩展到第一主表面侧(参考图17)。同时，在第3实施例中，从施加漏源电压到漏源电压开始上升的时间比倾斜实施例中的短。然而，在第3实施例中，截止dv/dt比倾斜实施例中的低。其原因在于，在第3实施例中，由于在η型区I和ρ型区2中存在杂质浓度急剧改变的部分，因此与倾斜实施例相比，耗尽层在平行P-n层的第一主表面侧扩展更加困难(参考图15)，并且漏源电压上升更加困难。如上所述，可以看出，在第3实施例中和倾斜实施例中，与已知例相比，有可能以实质相同的方式减少截止损耗(参考图14)。同样，可以看出，在第3实施例中，与倾斜实施例相比，有可能减少截止dv/dt (参考图18)。因此，可以看出，在第3实施例中，与已知例相比，有可能改进截止损耗和截止dv/dt之间的折衷关系。(实施例3)图19是示出根据实施例3的半导体器件中的击穿电压和导通电阻之间的关系的模拟结果。图19是示出击穿电压和导通电阻之间的折衷关系的模拟结果。首先，如在实施例2中，制备第3实施例。作为比较，如在实施例I中，制备已知例。如在实施例2中，制备倾斜实施例。然后，针对每一样本测量击穿电压和导通电阻。根据图19所示的结果，确定半导体器件的性能的指示符是击穿电压高，而导通电阻低。即，离曲线的右下方越近，半导体器件的性能越高，并且导通电阻和击穿电压之间的折衷关系越得以改进(在下文中，同样适用于图26和图28-1)。根据图19所示的结果，第3实施例、已知例、以及倾斜实施例的击穿电压实质上为相同值。在已知例中，导通电阻最低。其原因在于，η型区I中的杂质浓度分布是均匀的。由此，在已知例中，导通电阻和击穿电压之间的折衷关系得到最大的改进。同时，当比较第3实施例和倾斜实施例时，与倾斜实施例的导通电阻相比，第3实施例的导通电阻低。其原因如下地推想。当有可能看到SJ-M0SFET作为具有长沟道长度的JFET (结场效应晶体管)结构时，导通电阻由η型区I的杂质浓度确定。具体而言，当第二主表面侧的杂质浓度低时，由于流过η型区I的电流引起的电压降、以及η型区I的电阻，耗尽层在η型区I中扩展从而使电流路径变窄。由此，导通电阻增大。由于已知例、第3实施例、以及倾斜实施例中的第二主表面侧的η型区I的杂质浓度按已知例、第3实施例、以及倾斜实施例的次序降低，因此已知例的导通电阻最低，而倾斜实施例的导通电阻最高。同样，由于第3实施例和已知例的导通电阻之间的差值在5%的范围内，因此有可能说在第3实施例中导通电阻和击穿电压之间的折衷关系可以已知例中实质相同的方式改进。此外，如上所述，在第3实施例中，有可能减少截止损耗(参考实施例2)。因此，可以看出，与已知例相比，第3实施例具有高性倉泛。(实施例4)图20是示出根据实施例4的半导体器件中的电特性的示图。同样，图21是示出根据实施例4的半导体器件中的截止电特性的示图。图20是示出雪崩击穿之后的电流-电压特性的模拟结果(在下文中，同样适用于图23)。首先，如在实施例2中，制备第3实施例。同样，根据实施方式4，制备平面型MOSFET (在下文中称为第4实施例)。在第4实施例中，η型高浓度区21的厚度被取为9 μ m。ρ型高浓度区23的厚度被取为16 μ m。η型高浓度区 21和ρ型高浓度区23的杂质浓度被取为5. OX IO15Cm3. η型低浓度区22和ρ型低浓度区24 的杂质浓度被取为3. OXlO15Cm3.除此以外的配置与第3实施例中的配置相同。然后，在第3实施例和第4实施例中，测量雪崩击穿之后的电流-电压波形。同样，针对每一样本测量截止损耗和截止dv/dt。根据图20所示的结果，在第3实施例中，漏源电压在漏极电流增大时下降。其原因在于，在第3实施例中，由于η型区I和ρ型区2在深度方向上具有实质相同的杂质浓度分布，因此在雪崩击穿之后出现负电阻。同时，在第4实施例中，当漏极电流增大时，漏源电压上升。其原因在于，在第4实施例中，由于ρ型杂质的量大于ρ型高浓度区23在第二主表面侧设置成比η型高浓度区21深的部分中的η型杂质的量，因此抑制负电阻。由于有可能以此方式使得在第4实施例中难以出现负电阻，因此有可能改进雪崩耐受能力。同样，根据图21所示的结果，可以看出，与已知例相比，有可能在第4实施例中以与第3实施例中实质相同的方式显著地改进截止损耗和截止dv/dt之间的折衷关系。具体地，在截止dv/dt为例如IOkV/ μ s时进行比较,与已知例中的截止损耗相比,有可能使第4实施例中的截止损耗减少到1/2，其从附图中省略。即，可以看出，在第4实施例中，与已知例相比，有可能改进截止损耗和截止dv/dt之间的折衷关系，并且改进雪崩耐受能力。(实施例5)图22是示出根据实施例5的半导体器件的P型杂质浓度分布的示图。同样，图23是示出根据实施例5的半导体器件中的电特性的示图。同样，图24是示出根据实施例5的半导体器件中的截止电特性的示图。首先，根据实施方式5，制备其中从第一深度Cltl的下端到第二主表面侧的P型中浓度区25 (第四深度d3)的杂质浓度被取为3. 0X1015cm3、3. 5X IO15Cm3,4. OX IO15Cm3,4. 5 X IO15Cm3、以及 5. OXlO15Cm3 的五个平面型 MOSFET (在下文中称为第5实施例至第9实施例)，如图22所示。同样，在第5实施例至第9实施例中，ρ型高浓度区23 (第二深度(I1)的厚度被取为9 μ m。ρ型中浓度区25 (第四深度d3)的厚度被取为7μπι。除此以外的配置与第4实施例中的配置相同。同样，作为比较，如在实施例I中，制备已知例。然后，在第5实施例至第9实施例中，测量雪崩击穿之后的电流-电压波形。同样，在第5实施例至第9实施例以及已知例中，测量截止损耗和截止dv/dt。
根据图23所示的结果，可以看出，当P型中浓度区25的杂质浓度高时，漏源电压在漏极电流增大时上升。具体地，虽然在第5实施例和第6实施例中漏源电压在漏极电流增大时下降，但是在第7实施例至第9实施例中漏源电压上升。即，可以看出，在第7实施例至第9实施例中，出现负电阻是困难的，并且雪崩耐受能力得以改进。此时，有可能确保640V的击穿电压。同样，为了确保在130A/cm2的额定电流密度下的雪崩耐受能力，优选ρ型中浓度区25的杂质浓 度在3. 5 X IO15Cm3的范围内(第6实施例)。因此，优选P型中浓度区25的杂质浓度大于或等于与ρ型中浓度区25相邻的η型低浓度区22的杂质浓度的I. 2倍。同样，根据图24所示的结果，可以看出，ρ型中浓度区25的杂质浓度越高，截止损耗和截止dv/dt之间的折衷关系变得越差。然而，第5实施例至第9实施例中的截止损耗被抑制成比第3实施例(从附图中省略)中的截止损耗增大10%。因此，可以看出，在第5实施例至第9实施例中截止损耗和截止dv/dt之间的折衷关系也可以与实施例3相同的方式得以改进。同样，在第5实施例至第9实施例中，通过设置P型中浓度区25，有可能从第一主表面侧到第二主表面侧缓和地改变P型区2中的杂质浓度分布。由此，推想有可能延长从施加漏源电压到漏源电压开始上升的时间(参考图18的倾斜实施例)。因此，由于耗尽层扩展仍然变得更加困难、且漏源电压上升仍然变得更加困难，因此推想有可能进一步减小截止 dv/dtο(实施例6)图25是示出根据实施例6的半导体器件的杂质浓度分布的示图。同样，图26是示出根据实施例6的半导体器件中的电特性的示图。同样，图27-1和图27-2是示出根据实施例6的半导体器件中的截止电特性的示图。首先，根据实施方式6，制备其中ρ型低浓度区24的杂质浓度从第一主表面侧到第二主表面侧逐渐降低的平面型MOSFET (在下文中称为第10实施例)，如图25所示。在第10实施例中，η型高浓度区21的杂质浓度被取为7. 5X1015/cm3。!!型低浓度区22的杂质浓度被取为3. OX 1015/cm3。即，η型高浓度区21的杂质浓度大于或等于η型低浓度区22的杂质浓度的2. 5倍。ρ型高浓度区23的杂质浓度被取为I. 5 X IO1Vcm30 ρ型低浓度区24的杂质浓度在第一主表面侧取为6. 6 X IO15Cm3而在第二主表面侧取为5. 4 X 1015cm3，杂质浓度分布从第一主表面侧到第二主表面侧以O. 3 X IO15Cm3的增量降低。从P型区2的上端起的ρ型区2中杂质浓度改变的深度(在下文中称为浓度改变深度)，即P型高浓度区23的厚度，被取为5 μ m。同样，还制备其中ρ型低浓度区24的杂质浓度在第一主表面侧取为7. 2 X IO15Cm3而在第二主表面侧取为4. 8 X IO15Cm3、杂质浓度分布从第一主表面侧到第二主表面侧以O. 6X IO15Cm3的增量降低、且除此以外的配置与第10实施例中的配置相同的第10-1实施例。此外，还制备其中η型高浓度区21的杂质浓度取为3. 6Χ 1015cm3、n型低浓度区22的杂质浓度取为3. OX 1015cm3、n型高浓度区21的杂质浓度大于η型低浓度区22的杂质浓度的I. 2倍、ρ型高浓度区的杂质浓度取为7. 2X IO15Cm3,P型低浓度区24的杂质浓度取为6. OX 1015cm3、ρ型高浓度区23的杂质浓度大于ρ型低浓度区24的杂质浓度的I. 2倍、且除此以外的配置与第10实施例中的配置相同的第10-2实施例。作为比较，如在实施例I中，制备已知例。同样，制备其中P型低浓度区24的杂质浓度分布是均匀的平面型MOSFET (在下文中称为第一比较例)。在第一比较例中，P型低浓度区24的杂质浓度被取为6. OX IO1Vcm3。除此以外的配置与第10实施例中的配置相同。然后，针对每一样本测量击穿电压和导通电阻。同样，针对每一样本测量截止损耗和截止dv/dt。在图25中，结果被示为净掺杂(净载流子浓度)。即，由于η型区在整个半导体基板上由磷构成而P型区由引入的硼构成，因此图25中的ρ型区的净掺杂是其中硼浓度与磷浓度相减的值。根据图26所示的结果，与已知例相比，在第10实施例和第10-1实施例中，导通电阻低。同样，与第一比较例相比，在第10实施例和第10-1实施例中，击穿电压高。因此，可以看出，在第10实施例中，导通电阻和击穿电压之间的折衷关系得到最大的改进。同样，根据图27-1所示的结果，可以看出，与已知例相比，在第10实施例、第10-1实施例、以及第10-2实施例中，截止损耗减少更多。具体地，当截止dv/dt为例如IOkV/μ s时，第10实施例中的截止损耗约为O. lmj。已知例中的截止损耗约为O. 4mJ。S卩，在第10实施例中，有可
能使截止损耗减少到已知例中的1/4。可以看出，与已知例中相比，在第10实施例中有可能更好地改进导通电阻和击穿电压之间的折衷关系、以及截止损耗和截止dv/dt之间的折衷关系。同样，可以看出，与已知例中相比，在第10-1实施例和第10-2实施例中截止损耗减少更多，并且与已知例中相比，导通电阻和击穿电压之间的折衷关系、以及截止损耗和截止dv/dt之间的折衷关系得到更多的改进。图27-2是示出当两个ρ型和η型高浓度区变成低浓度区的深度点y在5 μ m和12μπι之间改变时截止损耗和截止dv/dt之间的折衷关系的示图。在图27-2中，虽然当y深于5 μ m时截止损耗和截止dv/dt之间的折衷关系得以改进，但是折衷关系在12 μ m处没有在10 μ m处好。(实施例7)图28-1和图28-2是示出根据实施例7的半导体器件中的电特性的示图。同样，图29-1和图29-2是示出根据实施例7的半导体器件中的截止电特性的示图。首先，根据实施方式6，制备其中浓度改变深度(η型高浓度区21的厚度)为I μ m、5 μ m、10 μ m、15 μ m、20μπι、25μπι、以及30 μ m的七个平面型MOSFET (在下文中称为第11实施例至第17实施例)。在第11实施例至第17实施例中，在每一情况下，ρ型高浓度区23的厚度与η型高浓度区21的厚度相同。η型高浓度区21的杂质浓度被取为4. 5X1015/cm3。η型区I的第一主表面侧的杂质浓度被取为3. OX 1015cm3。ρ型高浓度区23的杂质浓度被取为9. OX 1015cm3，而P型低浓度区24的杂质浓度被取为6. OX 1015cm3。除此以外的配置与实施例6中的配置相同。同样，作为第11实施例至第17实施例的变体示例，制备分别具有两倍浓度差的7个平面型MOSFET(在下文中称为第11-1实施例至第17-1实施例)，其中浓度改变深度(η型高浓度区21的厚度)为I μ m、5 μ m、10 μ m、15 μ m、20 μ m、25 μ m、以及30 μ m, n型高浓度区21的杂质浓度被取为7. 5Χ 1015cm3，n型区I的第一主表面侧的杂质浓度被取为3. OX 1015cm3，P型高浓度区23的杂质浓度被取为I. 5 X IO16Cm3,并且ρ型低浓度区24的杂质浓度被取为6.0X1015cm3。作为比较，如在实施例I中，制备已知例。然后，针对每一样本测量击穿电压和导通电阻。同样，针对每一样本测量截止损耗和截止dv/dt。根据图28-1和图28-2所示的结果，可以看出，与已知例相比，在第11实施例至第17实施例、以及第11-1实施例至第17-1实施例中有可能减小导通电阻。同样，可以看出，浓度改变深度越大，越有可能减小导通电阻。反之，可以看出，与已知例相比，在第11实施例至第17实施例、以及第11-1实施例至第17-1实施例中击穿电压减小。同样，可以看出，浓度改变深度越大，击穿电压减小越多。同样，根据图29-1和图29-2所示的结果，可以看出，浓度改变深度越大，越有可能改进截止损耗和截止dv/dt之间的折衷关系。然而，可以看出，与已知例中相比，当浓度改变深度太大时，截止损耗和截止dv/dt之间的折衷关系较差。具体地，可以看出，在第15实施例和第15-1实施例中，以与已知例中相同的程度实现截止损耗和截止dv/dt之间的折衷关系，并且使其不比已知例中的折衷关系差。根据该结果，可以看出，浓度改变深度小于或等于P型区2的厚度的1/2是必要的。同样，根据图28-1和图28-2、以及图29-1和图29-2所示的结果，可以看出，与已知例中相比，在第12实施例和第12-1实施例、以及第13实施例和第13-1实施例的情况下，有可能更好地改进导通电阻和击穿电压之间的折衷关系、以及截止损耗和截止dv/dt之间的折衷关系。根据该结果，当浓度改变深度小于或等于P型区2的厚度的1/3时是适宜的(称为第13实施例和第13-1实施例)。优选地，当浓度改变深度大于或等于P型区2的厚度的1/8且小于或等于其1/4时是适宜的(称为第12实施例和第12-1实施例)。
(实施例8)图30是示出根据实施例8的半导体器件中的截止电特性的示图。首先，根据实施方式6，制备其中η型高浓度区21的杂质浓度大于η型低浓度区22的杂质浓度的I. 33倍、
I.67倍、2倍、以及2. 33倍的四个平面型MOSFET (在下文中称为第18实施例至第21实施例)。同样，如在实施例6中，制备其中η型高浓度区21的杂质浓度大于η型低浓度区22的杂质浓度的2. 5倍的第10实施例。然后，针对每一样本测量截止损耗和截止dv/dt。根据图30所示的结果，可以看出，η型高浓度区21的杂质浓度与η型低浓度区22的杂质浓度的比率越高，越有可能改进截止损耗和截止dv/dt之间的折衷关系。同样，在第18实施例至第21实施例中，有可能以实质相同的方式改进截止损耗和截止dv/dt之间的折衷关系。同样，在第IO实施例中，600V的击穿电压在其中存在3倍的杂质浓度比率、且ρ型低浓度区24的杂质浓度是从第一主表面侧到第二主表面侧以O. 45X IO15Cm3的增量降低的杂质浓度分布的实施例中得到确认。由此，可以看出，当η型高浓度区21的杂质浓度与η型低浓度区22的杂质浓度的比率大于或等于I. 2倍且小于或等于3倍、优选小于或等于2. 5时是适宜的。(实施方式7)作为制造SJ-M0SFET的主要方法，存在多外延法和沟槽填充法。由于在沟槽填充法的情况下有可能通过一次性地在η外延层中形成深沟槽、并用ρ型外延层填充来简单地制造平行p-n结构,该方法比多外延法简单。然而，由于平行p-n部分在SJ-M0SFET从导通状态变成截止状态时很快地耗尽，因此漏源电压时间变化率(dv/dt)在SJ-M0SFET截止时增大。S卩，与已知MOSFET相比，Eoff和截止dv/dt之间的折衷存在进一步改进的空间。同样，由于在电荷平衡情形下电流-电压特性在发生雪崩时为负以使击穿电压出现峰值，因此雪崩耐受能力为负。这些问题是多外延和沟槽填充制造法两者共同所有的。通过使用以下实施方式的制造步骤，有可能制造其中可使用比多外延法简单的沟槽填充法来使Eoff-截止dv/dt折衷得以改进的器件。图31和图32是按次序示出根据实施方式7的半导体器件的制造步骤的截面图。首先，如图31(a)所示，在n+漏区41上按次序沉积η型低浓度区42和高浓度η型表面区43，并且对表面掩模氧化膜44上的抗蚀剂45进行图案化。接着，如图31(b)所示，蚀刻掩模氧化膜44以显露η型表面区43的表面，并且此外如图31 (c)所示，进行深沟槽蚀刻以形成深沟槽46。接着，如图31(d)所示，低浓度ρ外延层47外延生长并嵌在深沟槽46内部。接着，在图32(a)的步骤中，使用等离子体蚀刻等凹蚀刻低浓度P外延层47的表面，以使低浓度P外延层47和η型低浓度区42的高度大致相等。此外，如图32(b)所示，高浓度P外延层48外延生长并嵌在深沟槽46内部，从而在低浓度ρ外延层47的表面上形成高浓度P外延层48。接着，如图32(c)所示，使用化学机械抛光(CMP)等来进行表面的平面化。在作为后续步骤的图32(d)中，根据与形成实施方式I的平面MOS结构的步骤相同的步骤来获取最终器件形状。49是ρ基区，50是η+源区，51是栅绝缘膜，52是栅电极，53是层间绝缘膜，而54是源电极。在图32(d)的结构中，低浓度ρ外延层47和η型低浓度区42具有大致的电荷平衡，并且η型表面区43和高浓度ρ层48具有大致的电荷平衡。在第一主表面作为基准的情况下，η型表面区43和高浓度ρ外延层48的深度大于或等于整个 平行Ρ-η层部分的深度的1/8且小于或等于其1/2。如上所述，由于有可能根据实施方式7制造其中使用填充外延法使Eoff-基准dv/dt折衷得以改进的器件，因此有可能使工艺比在使用多外延法制造相同种类的器件时简单。(实施方式8)图33是按次序示出根据实施方式8的半导体器件的制造步骤的截面图。首先，使用与31(a)至(d)中相同的过程来进行制造。然而，在后续步骤中，首先，在其中深沟槽46内部的低浓度P外延层47上形成高浓度ρ层55，而不凹蚀刻低浓度ρ外延层47的表面，如图33(a)所示。接着，如图33(b)所示，使用化学机械抛光(CMP)等来进行表面的平面化。在作为后续步骤的图33(c)中，根据与形成实施方式I的平面MOS结构的步骤相同的步骤来获取最终器件形状。即，由于实施方式8是省略如图32(a)所示的低浓度ρ外延层47的凹蚀刻的制造方法，因此有可能比实施方式7中简化更多的步骤。在图33(c)的结构中，低浓度P外延层47和η型低浓度区42具有大致的电荷平衡，并且η型表面区43和高浓度ρ层55具有大致的电荷平衡。在第一主表面作为基准的情况下，η型表面区43和高浓度ρ层55的深度大于或等于整个平行ρ_η层部分的深度的1/8且小于或等于其1/2。如上所述，由于有可能根据实施方式8制造其中使用填充外延法使Eoff-截止dv/dt折衷得以改进的器件，因此有可能使工艺比在使用多外延法制造相同种类的器件时简单。(实施方式9)在实施方式7和实施方式8中，η型表面区43以及高浓度P层48和55的深度大致相等，但是为了增加雪崩耐受能力，高浓度P层48和55被形成为比η型表面区43深是足够的。图34是按次序示出根据实施方式9的半导体器件的制造步骤的截面图。首先，使用与图31(a)至(c)中相同的过程来进行制造。在后续步骤中，首先，低浓度P外延层47外延生长并嵌在深沟槽46内部，如图34(a)所示。优选与图31(d)相比，低浓度ρ外延层47嵌入的量减少。这是因为，有可能减少后续步骤中凹蚀刻的量。虽然使用等离子体蚀刻等凹蚀刻低浓度P外延层47的表面，但是在以下图34(b)中，进行深凹蚀刻以使低浓度ρ外延层47的高度低于η型表面区43的下端。在以下图34(c)中，高浓度ρ层48外延生长并嵌在深沟槽46内部，从而在低浓度ρ外延层47的表面上形成高浓度ρ层48。随后，如图34(d)所示，使用CMP等来进行表面的平面化。获取图34(e)的结构作为最终器件形状。
如上所述，在实施方式9中，低浓度ρ外延层47和η型低浓度区42具有大致的电荷平衡，并且η型表面区43与相对的高浓度ρ层48具有大致的电荷平衡。然而，由于与实施方式7不同，高浓度ρ层48的下端被形成为比η型表面区43的下端深，高浓度ρ层48和η型低浓度区42相对的部分变成富磷(p-rich)。在第一主表面作为基准的情况下，η型表面区43和高浓度ρ层48的深度大于或等于整个平行p-n层部分的深度的1/8且小于或等于其1/2。通过这样做，有可能使用填充外延法来制造其中有可能不仅实现与实施方式7中相同的种类的Eoff-截止dv/dt折衷关系改进、而且通过设置富磷区域实现雪崩耐受能力的改进的器件。在此，与特定区域相对的区域是指与特定区域置于大致相同深度的部分，并且指与特定区域相邻的部分(在下文中，同样适用于实施方式10至12)。
(实施方式10)将根据实施方式9的半导体器件的制造步骤应用于用于制造根据实施方式2的半导体器件的制造方法时的制造步骤截面图如图35所示。图35是按次序示出根据实施方式10的半导体器件的制造步骤的截面图。首先，使用与图31(a)至(c)中相同的过程来进行制造。接着，在图35(a)中，低浓度ρ外延层47以与图34(a)中相同的方式外延生长并嵌在深沟槽46内部。在图35(b)的以下步骤中，在低浓度ρ外延层47上形成高浓度ρ层55，而不凹蚀刻低浓度P外延层47。随后，如图35 (c)所示，使用CMP等来进行表面的平面化。最终器件形状如图35(d)所示。如上所述,在实施方式10中，与实施方式9中不同,第一主表面侧的η型表面区43与相对的低浓度P外延层47的平均浓度具有大致的电荷平衡，但是其他配置与实施方式9中的配置相同。在实施方式10中，η型表面区43和高浓度ρ层55的深度大于或等于整个平行P-n层部分的深度的1/8且小于或等于其1/2，其中第一主表面作为基准。(实施方式11)在实施方式9中，中浓度ρ层56可设置在高浓度ρ层57和低浓度ρ外延层47之间，以使η型表面区43和高浓度ρ层57的深度大致相同，而不是使高浓度ρ层48变深。实施方式11具有这种结构。图36和图37是按次序示出根据实施方式11的半导体器件的制造步骤的截面图。首先，使用与31(a)至(c)中相同的过程来进行制造。接着，在图36(a)中，低浓度ρ外延层47以与图35(a)中相同的方式外延生长并嵌在深沟槽46内部。在如以下图36(b)所示进行低浓度P外延层47的凹蚀刻之后，中浓度ρ层56外延生长并嵌入，如图36 (c)。然后，如图36 (d)所示，凹蚀刻中浓度ρ层56以使中浓度ρ层56的上表面和η型低浓度区42的上表面的高度大致相同。随后，如图37(a)所示，高浓度ρ层57外延生长并嵌在深沟槽46内部，从而在中浓度P层56的表面上形成高浓度ρ层57。然后，如图37(b)所示，使用CMP等来进行表面的平面化。最终器件形状如图37(c)所示。在图37(c)的最终器件结构中，低浓度P外延层47和相对的η型低浓度区42具有大致的电荷平衡，并且在第一主表面侧η型表面区43与高浓度ρ层57具有大致的电荷平衡。然而，由于中浓度P层56和相对的η型低浓度区43相对的部分变成富磷由此防止负电阻，因此有可能改进雪崩耐受能力。η型表面区43的深度大于或等于整个平行ρ-η层部分的深度的1/8且小于或等于其1/2，其中第一主表面作为基准。同样，高浓度ρ层57和中浓度P层56的深度大于或等于整个平行ρ-η层部分的深度的1/8且小于或等于其1/2。由于高浓度P层48和η型低浓度区42在实施方式9中相对的部分在实施方式11中用中浓度P层56和η型低浓度区42相对的部分来代替，因此实施方式11中的富磷程度低于第一实施方式9中的富磷程度，由此改进Eoff-截止dv/dt折衷。
如上所述，在实施方式11的制造方法的情况下，有可能容易地制造其中同时实现Eoff-截止dv/dt折衷和雪崩耐受能力的改进的器件。(实施方式12)将根据实施方式10的半导体器件的制造步骤用于根据实施方式8的半导体器件的制造步骤时的制造步骤主要截面图如图38所示。图38是按次序示出根据实施方式12的半导体器件的制造步骤的截面图。首先，使用与图31(a)至(c)中相同的过程来进行制造。接着，如图38(a)所示，低浓度ρ外延层47外延生长并且嵌在深沟槽46内部。此外，如图38(b)所示，中浓度ρ层58外延生长并且嵌在低浓度ρ外延层47内部。接着，如图38(c)所示，高浓度P层59外延生长并且嵌在低浓度ρ外延层47内部。随后，如图38(d)所示，使用CMP等来进行表面的平面化。最终器件形状如图38(e)所示。本发明不限于上述实施方式，各种改变都是可能的。例如，各个实施方式中所示的尺寸、浓度等作为示例，本发明不限于这些值。同样，在每一实施方式中，第一导电型取为η型而第二导电型取为P型，但是本发明甚至在将第一导电型取为P型而将第二导电型取为η型时也以相同的方式构建。同样，本发明不限于M0SFET,本发明还可应用于IGBT、双极晶体管、FED (续流二极管)、肖特基二极管等。同样，在实施方式3至实施方式12中，可以与实施方式2中相同的方式采用具有沟槽栅结构而非平面栅结构的配置。工业实用性如上所述，根据本发明的半导体器件可用作高功率半导体器件，并且具体而言适用于在漂移部分中具有平行Ρ-η结构的有可能使击穿电压的增大和电流电容的增大平衡的半导体器件(诸如MOSFET、IGBT、双极晶体管、FWD、或肖特基二极管)。附图标记的说明I η 型区2 ρ 型区3 ρ 基区4 η型表面区5 ρ+接触区6 η+源区7栅绝缘膜8栅电极9层间绝缘膜10源电极
11n+漏区12漏电极20平行 p-n 层21η型高浓度区22η型低浓度区
权利要求
1.一种半导体器件，其特征在于，所述半导体器件包括 设置在第一主表面侧的有源部分； 设置在第二主表面侧的低电阻层； 设置在所述有源部分和所述低电阻层之间的平行P_n层，其中第一导电型区域和第二导电型区域交替地设置； 设置在所述第二导电型区域的第一主表面侧的第二导电型基区，所述第二导电型基区的杂质浓度高于所述第二导电型区域的杂质浓度；以及 设置在所述第一导电型区域的第一主表面侧的第一导电型高浓度区，所述第一导电型高浓度区被放置成比所述第二导电型基区的第二主表面侧的端部更远离所述第二主表面侦牝并且所述第一导电型高浓度区的杂质浓度高于所述第一导电型区域的第二主表面侧的·杂质浓度。
2.如权利要求I所述的半导体器件，其特征在于，所述第一导电型高浓度区的杂质浓度大于或等于第一导电型区域的除所述第一导电型高浓度区以外的置于从所述第二导电型基区的第二主表面侧的端部到所述第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 2倍且小于或等于其3倍。
3.如权利要求I所述的半导体器件，其特征在于，还包括设置在所述第一导电型区域的第一主表面侧的第一导电型表面区，所述第一导电型表面区与所述第一导电型高浓度区的第一主表面侧的端部接触。
4.如权利要求3所述的半导体器件，其特征在于，所述第一导电型表面区被设置成深度与所述第二导电型基区相同、或者在所述第一主表面侧比所述第二导电型基区浅。
5.如权利要求3所述的半导体器件，其特征在于，所述第一导电型表面区的杂质浓度高于所述第一导电型高浓度区的杂质浓度。
6.如权利要求3所述的半导体器件，其特征在于，还包括所述第一导电型表面区的所述第一导电型高浓度区的杂质浓度大于或等于第一导电型区域的除所述第一导电型高浓度区以外的置于从所述第二导电型基区的第二主表面侧的端部到所述第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 2倍且小于或等于其3倍。
7.如权利要求I所述的半导体器件，其特征在于，所述第一导电型高浓度区的厚度小于或等于置于从所述第二导电型基区的第二主表面侧的端部到所述第二导电型区域的第二主表面侧的端部的深度的第一导电型区域的厚度的1/3。
8.如权利要求I所述的半导体器件，其特征在于，所述第一导电型高浓度区的厚度大于或等于置于从所述第二导电型基区的第二主表面侧的端部到所述第二导电型区域的第二主表面侧的端部的深度的第一导电型区域的厚度的1/8且小于或等于其1/4。
9.如权利要求I所述的半导体器件，其特征在于，所述第一导电型高浓度区的杂质浓度大于或等于所述第二导电型区域中的与所述第一导电型高浓度区相邻的区域的杂质浓度的I. 2倍且小于或等于其3倍。
10.如权利要求I所述的半导体器件，其特征在于，还包括所述第一主表面侧的第二导电型高浓度区，所述第二导电型高浓度区的杂质浓度高于所述第二导电型区域的第二主表面侧的杂质浓度。
11.如权利要求10所述的半导体器件，其特征在于，所述第一导电型高浓度区的杂质浓度大于或等于第一导电型区域的除所述第一导电型高浓度区以外的置于从所述第二导电型基区的第二主表面侧的端部到所述第二导电型区域的第二主表面侧的端部的深度的区域的杂质浓度的I. 5倍且小于或等于其3倍。
12.如权利要求10所述的半导体器件，其特征在于，所述第二导电型高浓度区的厚度大于或等于所述第二导电型区域的厚度的1/8且小于或等于其1/2。
13.如权利要求10所述的半导体器件，其特征在于，所述第二导电型高浓度区的厚度与所述第一导电型高浓度区的厚度相同。
14.如权利要求10所述的半导体器件，其特征在于，所述第二导电型区域中的除所述第二导电型高浓度区以外的区域的杂质浓度与所述第一导电型区域中的除所述第一导电型高浓度区以外的区域的杂质浓度相同。
15.如权利要求10所述的半导体器件，其特征在于，所述第二导电型区域中的除所述第二导电型高浓度区以外的区域的杂质浓度从所述第一主表面侧到所述第二主表面侧逐渐降低。
16.如权利要求10所述的半导体器件，其特征在于，所述第一导电型高浓度区和所述第二导电型高浓度区的杂质浓度从所述第一主表面侧到所述第二主表面侧逐渐降低。
17.如权利要求10所述的半导体器件，其特征在于，所述第二导电型高浓度区被设置成在所述第二主表面侧比所述第一导电型高浓度区的第二主表面侧的端部深。
18.如权利要求17所述的半导体器件，其特征在于，所述第二导电型高浓度区的设置成在所述第二主表面侧比所述第一导电型高浓度区的第二主表面的端部深的区域的杂质浓度高于与所述区域相邻的第一导电型区域的杂质浓度、且低于所述第二导电型高浓度区的杂质浓度。
19.如权利要求17所述的半导体器件，其特征在于，所述第二导电型高浓度区的设置成在所述第二主表面侧比所述第一导电型高浓度区的第二主表面侧的端部深的区域的杂质浓度大于或等于与所述区域相邻的第一导电型区域的杂质浓度的I. 2倍。
20.如权利要求1-19中任一项所述的半导体器件，其特征在于，所述第一导电型区域和所述第二导电型区域的平面形状是条状、六角栅格形状、或正方形。
全文摘要
平行p-n层(20)被设置为有源部分和n+漏区(11)之间的漂移层。平行p-n层(20)由反复交替接合的n型区(1)和p型区(2)构成。n型高浓度区(21)设置在n型区(1)的第一主表面侧。n型高浓度区(21)的杂质浓度高于设置在n型区(1)的第二主表面侧的n型低浓度区(22)的杂质浓度。n型高浓度区(21)的杂质浓度大于或等于n型低浓度区(22)的杂质浓度的1.2倍且小于或等于其3倍、优选大于或等于其1.5倍且小于或等于其2.5倍。同样，n型高浓度区(21)的厚度小于或等于n型区(1)中的与p型区(2)相邻的区域的厚度的1/3、优选大于或等于其1/8且小于或等于其1/4。
文档编号H01L29/78GK102804386SQ20118000757
公开日2012年11月28日 申请日期2011年1月28日 优先权日2010年1月29日
发明者大西泰彦, 北村睦美, 杉祥夫, 武井学 申请人:富士电机株式会社