专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其是涉及具有贯通电极的半导体装置及其制造方法。
背景技术：
近年来，作为三维安装技术，而且作为新的封装技术，CSP (Chip Size Package)受到注目。CSP是指具有与半导体芯片的外形尺寸大致相同大小的外形尺寸的小型封装。一直以来，作为CSP的一种，已知具有贯通电极的BGA型的半导体装置。该BGA型的半导体装置具有贯通半导体基板而与衬垫电极连接的贯通电极。而且，该半导体装置的背面上呈格子状地排列有多个由焊料等金属构件构成的球状的导电端子。并且，在将该半导体装置装入电子设备时，将各导电端子与电路基板(例如印制基板)上的配线图案连接。与具有向侧部突出的引导销的S0P(Small Outline Package)或QFP(Quad Flat Package)等其他的CSP型的半导体装置相比，此种BGA型的半导体装置可以设置多个导电端子。而且，与其他的CSP型的半导体装置相比，此种BGA型的半导体装置具有能够小型化的优点。接下来，专利文献1所示的现有例1的具有贯通电极的BGA型的半导体装置的制造方法的概要的流程图如图7所示，各阶段的剖视图如图8A 图8K所示，使用这些图进行说明。首先，如图8A所示，在硅的半导体基板55的形成有电子器件52及衬垫电极53的表面(图8A中的下表面)上经由第一绝缘膜51及树脂制的粘接层来粘接支承体54(步骤 S101)o作为电子器件52，列举有例如CCD或红外线传感器等受光元件或发光元件等。衬垫电极53是与电子器件52连接的外部连接用电极。接下来，如图8B所示，在半导体基板55的背面(图8A中的上表面)形成抗蚀剂经由图案层56(步骤S102)。接下来，如图8C所示，以该抗蚀剂经由图案层56为掩模，通过干蚀法来形成从半导体基板55的背面到达衬垫电极53的硅的通孔57 (步骤S103)。第一绝缘膜51在通孔57 的底部露出。接下来，以使用于通孔57的干蚀的抗蚀剂层56为掩模，利用干蚀法将通孔57 的底部的第一绝缘膜51除去。由此，衬垫电极53的一部分在通孔57的底部露出。然后， 从半导体基板阳的背面将抗蚀剂层56除去。接下来，如图8D所示，在包含通孔57内部的半导体基板55上形成第二绝缘膜 58 (步骤S104)。这里，通孔57的底部的第二绝缘膜58对应于该通孔57的深度，形成得比半导体基板阳的表面的第二绝缘膜58薄。接下来，如图8E所示，通过对形成有第二绝缘膜58的半导体基板55进行各向异性的干蚀，来进行第二绝缘膜58的蚀刻(步骤S105)。通过上述蚀刻，在通孔57的底部，将第二绝缘膜58除去而使衬垫电极53的一部分露出，但在半导体基板55的表面及通孔57的侧壁上残留有第二绝缘膜58。接下来，如图8F所示，在通孔57内部及半导体基板55的表面的第二绝缘膜58上形成势垒金属层59 (步骤S106)。接下来，在通孔57内部及半导体基板55的表面的势垒金属层59上形成金属晶粒层60(步骤S107)。该金属晶粒层60作为用于镀敷形成后述的配线形成层61的电极。接下来，如图8G所示，以将形成在半导体基板55的表面上的势垒金属层59及金属晶粒层60覆盖的方式形成配线形成层61 (步骤S112)。然后，在配线形成层61上的规定的区域形成第二抗蚀剂层62(步骤S113)。接下来，如图8H所示，以第二抗蚀剂层62为掩模，对配线形成层61进行构图，从而形成贯通电极49及与该贯通电极49连续的配线层48 (步骤Sl 14)。需要说明的是，形成第二抗蚀剂层62的上述规定的区域是通孔57的形成区域，且是形成具有后述的规定的图案的配线层的半导体基板55的表面的区域。这里，贯通电极49形成为经由金属晶粒层60及势垒金属层59而与在通孔57的底部露出的衬垫电极53电连接。而且，与贯通电极49连续且电连接的配线层48 (配线形成层61)形成为经由金属晶粒层60及势垒金属层59而具有半导体基板55的表面的规定的图案。接下来，如图81所示，以第二抗蚀剂层62为掩模，构图而除去金属晶粒层60和势垒金属层59 (步骤Sl 14)。接下来，如图8J所示，将第二抗蚀剂层62除去(步骤S110)。接下来，如图8K所示，在包含通孔57内部的半导体基板55的表面上，S卩，在第二绝缘膜58上、贯通电极49及配线层48上以将它们覆盖的方式形成保护层63 (步骤Sl 11)。 保护层63例如由抗蚀剂材料等构成。在保护层63中的与配线层48对应的位置上设置开口部63a。并且，在该开口部63a处露出的配线层48上形成有例如由焊料等金属构成的球状的导电端子64。接下来，沿着未图示的切割线切割该半导体基板55。由此，完成由具有贯通电极 49的半导体芯片构成的多个半导体装置。图9A及图9B表示利用上述的制造方法作成的半导体装置的一部分的一例。图9A 及图9B表示2个贯通电极49和将这2个贯通电极49彼此连接的配线层48，表示形成保护膜63前的状态。图9A表示贯通电极49的剖面结构。图9B简单地表示2个贯通电极49 和将这2个贯通电极49彼此连接的配线层48的从上部观察的结构。图9B表示2个贯通电极、将这2个贯通电极彼此连接的配线、及以将它们与周围绝缘为目的的第二绝缘膜58。接下来，说明专利文献2所示的现有例2的具有贯通电极的BGA型的半导体装置的制造方法的概要。使用图10说明现有例2的半导体装置的制造方法的流程图，使用图 IlA 图IlK说明各工序的剖视图。现有例2的方法被称为半添加法。如图IlA 图IlF所示，现有例2的方法与前述的专利文献1的半导体装置的制造方法中的直到势垒金属层59的形成及金属晶粒层60 的形成为止是相同的制造方法，因此省略说明，主要说明不同的工序。首先，如图IlG所示，在势垒金属层59及金属晶粒层60上的规定的区域形成第二抗蚀剂层62 (步骤S108)。这里，形成第二抗蚀剂层62的上述规定的区域是指除去通孔57的形成区域之外的区域，且是半导体基板55的表面的未形成后述的具有规定的图案的配线层48的区域。接下来，如图IlH所示，以第二抗蚀剂层62为掩模，形成配线形成层61 (步骤 S109)。接下来，如图IlI所示，将第二抗蚀剂层62除去(步骤S110)。接下来，如图IlJ所示，以配线形成层61为掩模，将金属晶粒层60及势垒金属层 59除去(步骤Sl 15)。接下来，如图IlK所示，在包含通孔57内部的半导体基板55的表面上，S卩，在第二绝缘膜58上、贯通电极49及配线层48上以将它们覆盖的方式形成保护层63 (步骤Sl 11)。 保护层63例如由抗蚀剂材料等形成。在保护层63中的与配线层48对应的位置上设有开口部63a。并且，在该开口部63a处露出的配线层61上形成有例如由焊料等金属构成的球状的导电端子64。接下来，沿着未图示的切割线切割该半导体基板55。由此，完成由具有贯通电极 49的半导体芯片构成的多个半导体装置。在图12A及图12B中示出利用前述的制造方法作成的半导体装置的一部分的一例。图12A及图12B表示2个贯通电极49和将这2个贯通电极49彼此连接的配线层48。 图12A及图12B表示形成保护膜63之前的状态。图12A表示贯通电极49的剖面结构。图 12B简单地表示2个贯通电极49和将这2个贯通电极49彼此连接的配线层48的从上部观察的结构。图12B表示2个贯通电极49、将这2个贯通电极49彼此连接的配线层48、及以将它们与周围绝缘为目的的第二绝缘膜58。现有技术文献专利文献专利文献1特开2006-U8171号公报专利文献2特开2003-198122号公报
发明内容
发明要解决的课题然而，在专利文献1所示的现有例1的半导体装置及其制造方法中，利用湿蚀来构图形成配线形成层、金属晶粒层、势垒金属层。若将配线形成层、金属晶粒层及势垒金属层的膜厚加在一起，则为7μπι ΙΟμπι，作为湿蚀时间，需要70分钟 100分钟。因此，在现有例1的方法中，存在处理时间和处理成本增大的问题点。另外，在专利文献2所示的现有例2的半导体装置及其制造方法中，通过配线形成层的形成而以第二抗蚀剂为掩模，通过镀敷法而选择性地仅形成配线形成层。因此，只要仅将配线形成层区域以外的区域的金属晶粒层和势垒金属层除去即可。然而，金属晶粒层和势垒金属层的膜厚加在一起也有2 μ m 3 μ m，作为湿蚀时间，需要20分钟 30分钟。虽然比现有例1的处理时间和处理成本减少，但在现有例2的方法中，仍然存在需要处理时间和处理成本这一问题点。而且，由于以利用镀敷法形成的配线形成层为掩模，因此金属晶粒层和势垒金属层的湿蚀时的配线形成层的减膜增大，其结果是，存在引起半导体装置的电特性的变动这一问题点。
本发明鉴于上述现有的问题点，其目的在于，提供一种具有贯通电极的半导体装置及其制造方法，即，能够减少湿蚀工序的处理时间的半导体装置及其制造方法。用于解决课题的手段为了实现上述目的，本发明如下所述构成。本发明的半导体装置的特征在于，具备在半导体基板的表面形成的电子器件； 与所述电子器件导通的衬垫电极；沿着厚度方向贯通所述半导体基板的贯通电极；在所述半导体基板的背面形成而将所述贯通电极彼此连接的配线层；与所述配线层或所述贯通电极连接的导电端子；在所述半导体基板的背面，以包围所述贯通电极及所述配线层的方式形成的绝缘部形成用槽部。另外，本发明的半导体装置的制造方法形成从在表面侧配置有电子器件和衬垫电极的半导体基板的背面侧沿着厚度方向贯通所述半导体基板而与所述半导体基板的表面的所述衬垫电极导通的贯通电极，并形成与所述贯通电极导通且在所述半导体基板的背面配置的配线层，所述半导体装置的制造方法的特征在于，具有形成从所述半导体基板的背面侧沿着所述半导体基板的所述厚度方向延伸的贯通电极用的通孔的通孔形成工序；在所述通孔的绝缘部的形成之前，以包围所述贯通电极及所述配线层的方式形成绝缘部形成用槽部的槽部形成工序。发明效果如以上所述，根据本发明，能够缩减湿蚀工序的处理时间。而且，由于湿蚀工序的处理时间短，因此导电性层(例如，金属晶粒层和势垒金属层)的湿蚀时的配线形成层的减膜变少，能够减少电特性的变动，从而能够提供一种电特性的可靠性高的半导体装置。
本发明的上述及其他的目的、特征通过与关于附图的实施方式相关联的如下的记述可以了解。在该附图中，图1是本发明的第一实施方式的半导体装置的制造方法的流程图，图2A是本第一实施方式的半导体装置的制造方法中的支承体向半导体基板的粘接形成时的剖视图，图2B是本第一实施方式的半导体装置的制造方法中的贯通通孔用抗蚀剂形成时的剖视图，图2C是本第一实施方式的半导体装置的制造方法中的贯通通孔形成时的剖视图，图2D是本第一实施方式的半导体装置的制造方法中的绝缘部形成用虚设槽孔用抗蚀剂形成时的剖视图，图2E是本第一实施方式的半导体装置的制造方法中的绝缘部形成用虚设槽孔形成时的剖视图，图2F是本第一实施方式的半导体装置的制造方法中的绝缘膜层形成时的剖视图，图2G是本第一实施方式的半导体装置的制造方法中的绝缘膜深腐蚀除去时的剖视图，
图2H是本第一实施方式的半导体装置的制造方法中的势垒金属层形成时的剖视图，图21是本第一实施方式的半导体装置的制造方法中的金属晶粒层形成时的剖视图，图2J是本第一实施方式的半导体装置的制造方法中的配线用抗蚀剂形成时的剖视图，图观是本第一实施方式的半导体装置的制造方法中的配线层形成时的剖视图，图2L是本第一实施方式的半导体装置的制造方法中的抗蚀剂除去时的剖视图，图2M是本第一实施方式的半导体装置的制造方法中的金属晶粒层·势垒金属层除去时的剖视图，图2N是本第一实施方式的半导体装置的制造方法中的保护层形成时的剖视图，图3A是本第一实施方式的半导体装置的结构的一例的保护膜形成前的剖视图，图;3B是本第一实施方式的半导体装置的结构的一例的2个贯通电极和这2个贯通电极间的配线的从上部观察的图，图3C是本第一实施方式的半导体装置的结构的另一例的2个贯通电极和这2个贯通电极之间的配线、及外部端子与贯通电极之间的配线的从上部观察的图，图4是本发明的第二实施方式的半导体装置的制造方法的流程图，图5A是本第二实施方式的半导体装置的制造方法中的支承体向半导体基板的粘接形成时的剖视图，图5B是图5A的半导体装置的制造方法中的贯通通孔用 绝缘部形成用虚设槽孔用抗蚀剂形成时的剖视图，图5C是本第二实施方式的半导体装置的制造方法中的贯通通孔·绝缘部形成用虚设槽孔形成时的剖视图，图5D是本第二实施方式的半导体装置的制造方法中的绝缘膜层形成时的剖视图，图5E是本第二实施方式的半导体装置的制造方法中的绝缘膜深腐蚀除去时的剖视图，图5F是本第二实施方式的半导体装置的制造方法中的势垒金属层形成时的剖视图，图5G是本第二实施方式的半导体装置的制造方法中的金属晶粒层形成时的剖视图，图5H是本第二实施方式的半导体装置的制造方法中的配线用抗蚀剂形成时的剖视图，图51是本第二实施方式的半导体装置的制造方法中的配线层形成时的剖视图，图5J是本第二实施方式的半导体装置的制造方法中的抗蚀剂除去时的剖视图，图涨是本第二实施方式的半导体装置的制造方法中的金属晶粒层·势垒金属层除去时的剖视图，图5L是本第二实施方式的半导体装置的制造方法中的保护层形成时的剖视图，图6A是本第二实施方式的半导体装置的结构的一例的保护膜形成前的剖视图，
图6B是图6A的半导体装置的结构的一例的2个贯通电极和这2个贯通电极间的配线的从上部观察的图，图6C是在本第二实施方式的半导体装置的结构中，用于说明形成贯通电极的通孔的开口(半导体基板的背面上的开口)的贯通孔径φι与将配线彼此绝缘的绝缘部形成用的虚设槽孔部的开口(半导体基板的背面上的开口)的槽宽度L2的关系的剖视图，图7是现有例1的半导体装置的制造方法的流程图，图8Α是现有例1的半导体装置的制造方法中的支承体向半导体基板的粘接形成时的剖视图，图8Β是现有例1的半导体装置的制造方法中的贯通通孔用抗蚀剂形成时的剖视图，图8C是现有例1的半导体装置的制造方法中的贯通通孔形成时的剖视图，图8D是现有例1的半导体装置的制造方法中的绝缘膜层形成时的剖视图，图8Ε是现有例1的半导体装置的制造方法中的绝缘膜深腐蚀除去时的剖视图，图8F是现有例1的半导体装置的制造方法中的势垒金属层·金属晶粒层形成时的剖视图，图8G是现有例1的半导体装置的制造方法中的配线层形成时的剖视图，图8Η是现有例1的半导体装置的制造方法中的配线用抗蚀剂形成时的剖视图，图81是现有例1的半导体装置的制造方法中的金属晶粒层及势垒金属层除去时的剖视图，图8J是现有例1的半导体装置的制造方法中的抗蚀剂除去时的剖视图，图8Κ是现有例1的半导体装置的制造方法中的保护层形成时的剖视图，图9Α是现有例1的半导体装置的结构的一例的保护膜形成前的剖视图，图9Β是现有例1的半导体装置的结构的一例的2个贯通电极和这2个贯通电极间的配线的从上部观察的图，图10是现有例2的半导体装置的制造方法的流程图，图IlA是现有例2的半导体装置的制造方法中的支承体向半导体基板的粘接形成时的剖视图，图IlB是现有例2的半导体装置的制造方法中的贯通通孔用抗蚀剂形成时的剖视图，图IlC是现有例2的半导体装置的制造方法中的贯通通孔形成时的剖视图，图IlD是现有例2的半导体装置的制造方法中的绝缘膜层形成时的剖视图，图IlE是现有例2的半导体装置的制造方法中的绝缘膜深腐蚀除去时的剖视图，图IlF是现有例2的半导体装置的制造方法中的势垒金属层 金属晶粒层形成时的剖视图，图IlG是现有例2的半导体装置的制造方法中的配线用抗蚀剂形成时的剖视图，图IlH是现有例2的半导体装置的制造方法中的配线层形成时的剖视图，图IlI是现有例2的半导体装置的制造方法中的抗蚀剂除去时的剖视图，图IlJ是现有例2的半导体装置的制造方法中的金属晶粒层及势垒金属层除去时的剖视图，
图IlK是现有例2的半导体装置的制造方法中的保护层形成时的剖视图，图12A是现有例2的半导体装置的结构的一例的保护膜形成前的剖视图，图12B是现有例2的半导体装置的结构的一例的2个贯通电极和这2个贯通电极间的配线的从上部观察的图。
具体实施例方式以下，参照附图，说明本发明的实施方式。需要说明的是，在以下的说明中，对相同的结构标注相同的符号，适当省略说明。(第一实施方式)以下，说明本发明的第一实施方式的半导体装置的制造方法的概要。第一实施方式的半导体装置的制造方法的流程图如图1所示，各阶段(工序)的剖视图如图2A 图2N 所示。关于利用该制造方法作成的半导体装置，参照图3A、图;3B及图3C来说明。首先，如图2A所示，在电子器件2及半导体基板5的表面(图2A的下表面)上， 经由第一绝缘膜1及具有粘接功能的树脂层(未图示)来粘接支承体4(步骤S101)。这里，电子器件2例如是CCD或红外线传感器等受光元件或发光元件等。而且，半导体基板5 形成与电子器件2连接的外部连接用电极即衬垫电极3。半导体基板5例如由硅基板构成。 具有粘接功能的树脂层是指粘接层。需要说明的是，支承体4只要根据需要粘接即可，未必非要粘接。而且，绝缘性保护层3A是在衬垫电极3的周围配置的层。接下来，在半导体基板5的背面(图2B的上表面)上，形成贯通半导体基板5而到达衬垫电极3的正上方的第一绝缘膜1为止的贯通电极形成用的通孔7a。为此，首先，在半导体基板5的背面(图2B的上表面)形成抗蚀剂层(抗蚀剂经由图案层)6a (步骤S102)。 抗蚀剂层6a在形成通孔7a的预定的部分形成有开口部6a_l。接下来，如图2C所示，以该抗蚀剂层6a为掩模，利用干蚀法形成从半导体基板5 的背面到达衬垫电极3的正上方的第一绝缘膜1的硅的通孔7a(步骤S10;3)。作为蚀刻气体，例如使用含有SF6或O2或C4F8等的气体。第一绝缘膜1在通孔7a的底部露出。接下来，以通孔7a的干蚀所使用的抗蚀剂层6a为掩模，利用开口部6a_l，通过干蚀法将通孔7a 的底部的第一绝缘膜1除去。作为蚀刻气体，例如使用包含CF4或O2或C4F8等的气体。由此，衬垫电极3的一部分在通孔7a的底部露出。然后，从半导体基板5的背面将抗蚀剂层 6a除去。接下来，在半导体基板5的背面形成框状的绝缘部形成用的虚设槽孔部(绝缘部形成用槽部的一例)7b。为了形成绝缘部形成用的虚设槽孔部7b，首先，如图2D所示，形成抗蚀剂图案层6b (步骤S201)。在抗蚀剂图案层6b的形成绝缘部形成用虚设槽孔部7b的预定的部分上形成有框状开口槽部6b-l。抗蚀剂图案层6b以将通孔7a全部填埋的方式形成。接下来，以该抗蚀剂图案层6b为掩模，利用干蚀法来形成绝缘部形成用的虚设槽孔部7b(步骤S2(^)。该绝缘部形成用的虚设槽孔部7b沿着从表面到背面的厚度方向以未贯通半导体基板5的方式形成。绝缘部形成用的虚设槽孔部7b的底部位于半导体基板 5的厚度方向的中间部。作为蚀刻气体，例如使用包含SF6或O2或C4F8等的气体。然后，如图2E所示，从半导体基板5的背面将抗蚀剂图案层6b除去。
接下来，如图2F所示，在包含通孔7a内部及绝缘部形成用的虚设槽孔部7b内部的半导体基板5的背面上，形成第二绝缘膜8 (步骤S104)。这里，通孔7a的底部的第二绝缘膜8的膜厚对应于该通孔7a的深度，比在半导体基板5的背面上形成的第二绝缘膜8的膜厚薄。同样地，绝缘部形成用的虚设槽孔部7b的底部的第二绝缘膜8的膜厚也对应于该绝缘部形成用的虚设槽孔部7b的深度，比在半导体基板5的背面形成的第二绝缘膜8的膜厚薄。接下来，如图2G所示，对于形成有第二绝缘膜8的半导体基板5，优选通过各向异性的干蚀，进行第二绝缘膜8的蚀刻(步骤S105)。通过该蚀刻，在通孔7a的底部及绝缘部形成用的虚设槽孔部7b的底部，第二绝缘膜8被除去而衬垫电极3的一部分露出，但在半导体基板5的背面、通孔7a的侧部内壁及绝缘部形成用的虚设槽孔部7b的侧部内壁上，残留有第二绝缘膜8。接下来，如图2H所示，在通孔7a的侧部内壁、绝缘部形成用的虚设槽孔部7b的侧部内壁和底面、半导体基板5的背面的第二绝缘膜8上的整面、及在通孔7a的底部露出的衬垫电极3的一部分上，形成导电性的势垒金属层9 (步骤S106)。这里，势垒金属层9例如由钛钨层、氮化钛层或氮化钽层等金属层构成。而且，势垒金属层9例如通过溅射法或CVD 法等成膜方法来形成。接下来，如图21所示，在通孔7a的侧部内壁、绝缘部形成用的虚设槽孔部7b的侧部内壁和底面、半导体基板5的背面的势垒金属层9上的整面、及在通孔7a的底部露出的衬垫电极3的一部分上的势垒金属层9上的整面，形成导电性的金属晶粒层10(步骤 S107)。该金属晶粒层10是用于镀敷形成后述的配线形成层的作为电极的层，例如由铜等金属构成。接下来，如图2J所示，在金属晶粒层10上的规定的区域形成第二抗蚀剂层12 (步骤S108)。这里，形成第二抗蚀剂层12的上述规定的区域是指除去通孔7a的形成区域之外的区域。而且，形成第二抗蚀剂层12的上述规定的区域是半导体基板5的背面的未形成后述的具有规定的图案的配线层18的区域。第二抗蚀剂层12以将绝缘部形成用的虚设槽孔部7b内全部填埋的方式形成。接下来，如图I所示，以第二抗蚀剂层12为掩模，在通孔7a的侧部内壁和底面、 半导体基板5的背面的形成配线层18的预定区域上形成配线形成层11 (步骤S109)。配线形成层11例如是通过电解镀敷法，例如由铜构成的金属层。接下来，如图2L所示，将所述的第二抗蚀剂12除去(步骤S110)。在第二抗蚀剂层12的除去时，例如使用灰化法。接下来，如图2M所示，以配线形成层11为掩模，将绝缘部形成用的虚设槽孔部7b 的底部的金属晶粒层10及势垒金属层9除去(步骤S203)。金属晶粒层10及势垒金属层 9的除去所进行的构图例如通过湿蚀法形成。此时，未由配线形成层11覆盖的半导体基板 5的背面及绝缘部形成用的虚设槽孔部7b的内部侧壁等其他的部分的金属晶粒层10减少些许厚度。这里，由湿蚀法除去的金属晶粒层10及势垒金属层9仅为绝缘部形成用的虚设槽孔部7b的底部的层即可。半导体基板5的背面的金属晶粒层10及势垒金属层9可以在基于湿蚀法的构图后继续残留。接下来，如图2N所示，在包含通孔7a内部和绝缘部形成用的虚设槽孔部7b内部的半导体基板5的背面上的整面以将其覆盖的方式形成有作为绝缘层的一例的保护层 13(步骤S111)。这里，半导体基板5的背面上的整面是指金属晶粒层10及配线形成层11 等上且贯通电极19 (由配线形成层11的一部分、金属晶粒层10及势垒金属层9构成的导体部)及配线层18上。保护层13例如由绝缘性的抗蚀剂材料等构成。在保护层13中的与配线层18对应的位置设有开口部13a。并且，在该开口部13a处露出的配线层18上形成有例如由焊料等金属构成的球状的导电端子14。需要说明的是，在绝缘部形成用的虚设槽孔部7b的底部，配置在绝缘部形成用的虚设槽孔部7b内部的保护层13的绝缘材料与半导体基板5的结构材料直接接触，发挥绝缘性。由此，通过将保护层13插入并填充到绝缘部形成用的虚设槽孔部7b内，而形成框状的绝缘部20。接下来，沿着未图示的切割线切割该半导体基板5。由此，完成由具有贯通电极19 的半导体芯片构成的多个半导体装置。图3A及图:3B表示通过前述的制造方法作成的半导体装置的一部分的一例。图 3A及图;3B表示2个贯通电极19和将这2个贯通电极19彼此连接的配线层18。需要说明的是，图3A及图;3B表示形成保护膜13前的状态。图3A表示贯通电极19的剖面结构。图 3B简单地表示2个贯通电极19和将这2个贯通电极19彼此连接的配线层(再配线层)18 的从上部观察的结构。在图3B中，半导体装置的上部的结构由2个贯通电极19、将这2个贯通电极19彼此连接的配线部18a、以将2个贯通电极19、配线部18a与周围绝缘为目的的框状的绝缘部20构成。框状的绝缘部20以隔开规定间隔地包围2个贯通电极19周围和配线部18a周围的方式配置成框形状。这里，换言之，隔开规定间隔地包围2个贯通电极 19周围和配线部18a周围的配置是指沿着2个贯通电极19和配线部18a的外形形状的配置。通过如此沿着外形形状配置，即便在贯通电极19为窄间距的情况下也能够进行高密度配线，对于高密度配线的半导体基板而言更优选。可是，框状的绝缘部20只要包围2个贯通电极19周围和配线部18a周围，而与其他的贯通电极19或配线部18a绝缘即可。因此， 并不局限于沿着2个贯通电极19和配线部18a的外形形状的框形状，当然也可以是单纯的四边形形状或椭圆形状等。配线层18例如构成配线部18a，该配线部18a作为将多个贯通电极19相互电连接的再配线层发挥功能。需要说明的是，作为配线层18，如图3C所示，可以再具备外部端子18b、将外部端子18b与贯通电极19或配线部18a连接的第二配线部18c。S卩，图3C简单地表示2个贯通电极19和配线层18的从上部观察的结构，该配线层18具备将2个贯通电极19彼此连接的配线部18a、外部端子18b、将外部端子18b和贯通电极19连接的第二配线部18c。在图3C中，半导体装置的上部的结构包括2个贯通电极19、2个配线层18a、 第二配线部18c、外部端子18b、以将它们与周围绝缘为目的的框状的绝缘部20。在此种半导体装置的制造方法中，为了将贯通电极19及配线层18与其他的配线绝缘，只要将框状的绝缘部形成用的虚设槽孔部(绝缘部形成用虚设槽孔部)7b的底部的金属晶粒层10及势垒金属层9除去即可。因此，通过使用本实施方式的半导体的制造方法， 无需除去绝缘部形成用的虚设槽孔部7b的侧部内壁等其他的部分的导电性层(金属晶粒层10及势垒金属层9)。因此，与现有例2所示的湿蚀时间(20分钟 30分钟)相比，本实施方式的湿蚀时间为1/10 1/5 O分钟 6分钟)，非常短。因此，能够提供一种可大幅缩减配线形成层11、金属晶粒层10、势垒金属层9的湿蚀工序的处理时间及处理成本的半导体装置及其制造方法。需要说明的是，现有例2是现有例1、2中的在配线形成层11、金属晶粒层10、势垒金属层9的湿蚀工序的处理时间上有利的现有例。另外，如上述那样，由于湿蚀时间缩短，因此金属晶粒层10、势垒金属层9的湿蚀时的配线形成层11的减膜也大幅减少，从而能够大幅地减少电特性的变动。因此，能够提供一种电特性的可靠性高的半导体装置及其制造方法。另外，根据本实施方式的半导体装置，由于具有包围半导体基板5的背面的贯通电极19周围和配线层18周围而与其他的贯通电极19或再配线层18绝缘的框状的绝缘部 20，因此若框状的绝缘部20的绝缘材料，即，保护层13的材料由比半导体基板5例如硅基板的硅柔软的抗蚀剂等树脂材料构成，则能够具有应力缓和的功能。这种情况下，能够利用框状的绝缘部20内的绝缘材料来缓和作用于半导体装置的应力。(第二实施方式)本发明的第二实施方式的半导体装置的制造方法的概要的流程图如图4所示，各阶段(工序)的剖视图如图5A 图5L所示。并且，使用这些图，说明本第二实施方式。参照图6A及图6B，说明利用后述的制造方法作成的半导体装置。首先，如图5A所示，在电子器件2及半导体基板5的表面(图5A的下表面)上， 经由第一绝缘膜1及具有粘接功能的树脂层(未图示)来粘接支承体4(步骤S101)。这里，电子器件2例如是CCD或红外线传感器等受光元件或发光元件等。而且，半导体基板5 形成与电子器件2连接的外部连接用电极即衬垫电极3。半导体基板5例如由硅基板构成。 具有粘接功能的树脂层是指粘接层。需要说明的是，支承体4只要根据需要粘接即可，未必非要粘接。而且，绝缘性保护层3A是在衬垫电极3的周围配置的层。接下来，如图5B所示，在半导体基板5的背面(图5B的上表面)上，形成贯通半导体基板5而到达衬垫电极3的正上方的第一绝缘膜1为止的贯通电极形成用的通孔7a、 框状的绝缘部形成用的虚设槽孔部(绝缘部形成用槽部的一例)7b。为此，首先，在半导体基板5的背面(图5B的上表面)形成抗蚀剂层(抗蚀剂经由图案层)6 (步骤S204)。抗蚀剂层6在形成通孔7a的预定的部分形成开口部6-1。而且，抗蚀剂层6在形成绝缘部形成用的虚设槽孔部7b的预定的部分形成框状开口槽部6-2。这里，绝缘部形成用的虚设槽孔部7b用的框状开口槽部6-2比通孔7a用的抗蚀剂开口部6-1小。接下来，如图5C所示，以该抗蚀剂层6为掩模，利用开口部6-1及框状开口槽部 6-2，通过干蚀法同时形成从半导体基板5的背面到达衬垫电极3的正上方的第一绝缘膜1 的硅的通孔7a、绝缘部形成用的虚设槽孔部7b (步骤S2(^)。作为蚀刻气体，例如使用含有 SF6或O2或C4F8等的气体。第一绝缘膜1在通孔7a的底部露出。而且，绝缘部形成用的虚设槽孔部7b的框状开口槽部6-2设定为小于通孔7a用的开口部6-1，因此未贯通半导体基板5。接下来，以通孔7a的干蚀所使用的抗蚀剂层6为掩模，利用开口部6-1，通过干蚀法将通孔7a的底部的第一绝缘膜1除去。作为蚀刻气体，例如使用包含CF4或O2或C4F8等的气体。由此，衬垫电极3的一部分在通孔7a的底部露出。然后，从半导体基板5的背面将抗蚀剂层6除去。接下来，如图5D所示，在包含通孔7a及绝缘部形成用的虚设槽孔部7b内部的半导体基板5的背面上形成第二绝缘膜8 (步骤S104)。这里，通孔7a的底部的第二绝缘膜 8的膜厚对应于该通孔7a的深度，比在半导体基板5的背面上形成的第二绝缘膜8的膜厚薄。同样地，绝缘部形成用的虚设槽孔部7b的底部的第二绝缘膜8的膜厚也对应于该绝缘部形成用的虚设槽孔部7b的深度，比在半导体基板5的背面形成的第二绝缘膜8的膜厚薄。接下来，如图5E所示，对于形成有第二绝缘膜8的半导体基板5，优选通过各向异性的干蚀，进行第二绝缘膜8的蚀刻(步骤S105)。通过该蚀刻，在通孔7a的底部及绝缘部形成用的虚设槽孔部7b的底部，第二绝缘膜8被除去而衬垫电极3的一部分露出，但在半导体基板5的背面、通孔7a的侧部内壁及绝缘部形成用的虚设槽孔部7b的侧部内壁上，残留有第二绝缘膜8。接下来，如图5F所示，在通孔7a的侧部内壁、绝缘部形成用的虚设槽孔部7b的侧部内壁和底面、半导体基板5的背面的第二绝缘膜8上的整面、及在通孔7a的底部露出的衬垫电极3的一部分上，形成导电性的势垒金属层9 (步骤S106)。这里，势垒金属层9例如由钛钨层、氮化钛层或氮化钽层等金属层构成。而且，势垒金属层9例如通过溅射法或CVD 法等成膜方法来形成。接下来，如图5G所示，在通孔7a的侧部内壁、绝缘部形成用的虚设槽孔部7b的侧部内壁和底面、半导体基板5的背面的势垒金属层9上的整面、及在通孔7a的底部露出的衬垫电极3的一部分上的势垒金属层9上的整面，形成导电性的金属晶粒层10(步骤 S107)。该金属晶粒层10是用于镀敷形成后述的配线形成层的作为电极的层，例如由铜等金属构成。接下来，如图5H所示，在金属晶粒层10上的规定的区域形成第二抗蚀剂层12(步骤S108)。这里，形成第二抗蚀剂层12的规定的区域是指除去通孔7a的形成区域之外的区域，且是半导体基板5的背面的未形成后述的具有规定的图案的配线层18的区域。第二抗蚀剂层12以将绝缘部形成用的虚设槽孔部7b内全部填埋的方式形成。接下来，如图51所示，以第二抗蚀剂层12为掩模，在通孔7a的侧部内壁和底面、 半导体基板5的背面的形成配线层18的预定区域上形成配线形成层11 (步骤S109)。配线形成层11是例如通过电解镀敷法，例如由铜构成的金属层。接下来，如图5J所示，将第二抗蚀剂12除去(步骤S110)。为了除去第二抗蚀剂层12，例如使用灰化法。接下来，如图涨所示，以配线形成层11为掩模，将绝缘部形成用的虚设槽孔部7b 的底部的金属晶粒层10及势垒金属层9除去(步骤S203)。金属晶粒层10及势垒金属层 9的除去所进行的构图例如通过湿蚀法形成。此时，未由配线形成层11覆盖的半导体基板 5的背面及绝缘部形成用的虚设槽孔部7b的内部侧壁等其他的部分的金属晶粒层10减少些许厚度。这里，由湿蚀法除去的金属晶粒层10及势垒金属层9仅为绝缘部形成用的虚设槽孔部7b的底部的层即可。即，半导体基板5的背面的金属晶粒层10及势垒金属层9可以残留。接下来，如图5L所示，在包含通孔7a内部和绝缘部形成用的虚设槽孔部7b内部的半导体基板5的背面上的整面以将其覆盖的方式形成有保护层13 (步骤Sl 11)。这里，半导体基板5的背面上的整面是指金属晶粒层10及配线形成层11等上且贯通电极19(由配线形成层11的一部分、金属晶粒层10及势垒金属层9构成的导体部)及配线层18上。保护层13例如由绝缘性的抗蚀剂材料等构成。在保护层13中的与配线层18对应的位置设有开口部13a。并且，在该开口部13a处露出的配线层18上形成有例如由焊料等金属构成的球状的导电端子14。需要说明的是，在绝缘部形成用的虚设槽孔部7b的底部，配置在绝缘部形成用的虚设槽孔部7b内部的保护层13的绝缘材料与半导体基板5的结构材料直接接触，能够发挥绝缘性。由此，通过将保护层13插入并填充到绝缘部形成用的虚设槽孔部 7b内，而能够形成框状的绝缘部20。接下来，沿着未图示的切割线切割该半导体基板5。由此，完成由具有贯通电极19 的半导体芯片构成的多个半导体装置。图6A及图6B表示通过前述的制造方法作成的半导体装置的一部分的一例。图6A 及图6B表示2个贯通电极19和将这2个贯通电极19彼此连接的配线层18，表示形成保护膜13前的状态。图6A表示贯通电极19的剖面结构。图6B简单地表示2个贯通电极19 和将这2个贯通电极19彼此连接的配线层18的从上部观察的结构。在图6B中，半导体装置的上部的结构由2个贯通电极19、将这2个贯通电极19彼此连接的配线层18、以将2个贯通电极19、配线部18a与周围绝缘为目的的框状的绝缘部20构成。框状的绝缘部20以隔开规定间隔地包围2个贯通电极19周围和配线部18a周围的方式配置成框形状。换言之，隔开规定间隔地包围2个贯通电极19周围和配线部18a周围的配置是指沿着2个贯通电极19和配线部18a的外形形状的配置。通过如此沿着外形形状配置，即便在贯通电极19 为窄间距的情况下也能够进行高密度配线，对于高密度配线的半导体基板而言更优选。可是，框状的绝缘部20只要包围2个贯通电极19周围和配线部18a周围，而与其他的贯通电极19或配线部18a绝缘即可。因此，框状的绝缘部20并不局限于沿着2个贯通电极19和配线部18a的外形形状的框形状，当然也可以是单纯的四边形形状或椭圆形状等。配线层18例如以构成配线部18a的方式形成，该配线部18a作为将多个贯通电极 19相互电连接的再配线层发挥功能。需要说明的是，作为配线层18，与图3C同样地，可以还具备外部端子18b、将外部端子18b与贯通电极19或配线部Ila连接的第二配线部18c。根据此种半导体装置的制造方法，为了将贯通电极19及配线层18与其他的配线绝缘，只要将框状的绝缘部形成用的虚设槽孔部7b的底部的金属晶粒层10及势垒金属层 9除去即可，无需除去绝缘部形成用的虚设槽孔部7b的侧部内壁等其他的部分的导电性层 (金属晶粒层10及势垒金属层9)。因此，与现有例2所示的湿蚀时间(20分钟 30分钟) 相比，本实施方式的湿蚀时间为1/10 1/5 O分钟 6分钟)，非常短。需要说明的是，现有例2是现有例1、2中的在配线形成层11、金属晶粒层10、势垒金属层9的湿蚀工序的处理时间上有利的现有例。因此，能够提供一种可大幅缩减配线形成层11、金属晶粒层10、势垒金属层9的湿蚀工序的处理时间及处理成本的半导体装置及其制造方法。另外，如上述那样，由于湿蚀时间缩短，因此金属晶粒层10、势垒金属层9的湿蚀时的配线形成层11的减膜也大幅减少，从而能够大幅地减少电特性的变动，能够提供一种电特性的可靠性高的半导体装置及其制造方法。另外，可以在贯通电极用的通孔7a的形成工序的同时形成绝缘部形成用的虚设槽孔部7b，因此在绝缘部形成用的虚设槽孔部7b的形成中，不会发生因工序增加而引起的处理时间和处理成本的上升。另外，优选，如图6C所示，若形成贯通电极19的通孔7a的开口(半导体基板5的背面上的开口)的贯通孔径为φι，将配线彼此绝缘的绝缘部形成用的虚设槽孔部7b的开口(半导体基板5的背面上的开口 )的槽宽度为L2,则以在贯通孔径φι与槽宽度L2之间，满足下面的关系式的方式形成绝缘部形成用的虚设槽孔部7b。
0<L2<9i/2其理由是，若绝缘部形成用的虚设槽孔部7b的宽度L2超过φι/2，则绝缘部形成用的虚设槽孔部7b可能会贯通半导体基板5。而且，作为其他的理由，由于必须形成绝缘部形成用的虚设槽孔部7b，因此绝缘部形成用的虚设槽孔部7b的宽度L2设定为采用超过0的值。需要说明的是，通过将上述各种实施方式或变形例中的任意的实施方式或变形例适当组合，而能够起到各自具有的效果。本发明参照附图并与优选的实施方式相关联而充分地进行了记载，但对于熟悉该技术的人员而言，可以进行各种变形或修正。此种变形或修正只要不脱离权利要求书所限定的本发明的范围，就应该认为包含于其中。产业上的可利用性本发明的半导体装置及其制造方法能够削减处理时间。因此，尤其是作为具有贯通电极的半导体装置及其制造方法，其一例是CSP的一种即具有贯通电极的BGA型的半导体装置及其制造方法等是有用的。
权利要求
1.一种半导体装置，具备在半导体基板的表面形成的电子器件；与所述电子器件导通的衬垫电极；沿着厚度方向贯通所述半导体基板的贯通电极；在所述半导体基板的背面形成而将所述贯通电极彼此连接的配线层；与所述配线层或所述贯通电极连接的导电端子；在所述半导体基板的背面，以包围所述贯通电极及所述配线层的方式形成的绝缘部形成用槽部。
2.根据权利要求1所述的半导体装置，其中，所述绝缘部形成用槽部的底部位于所述半导体基板的从表面到背面的厚度方向的中间部。
3.根据权利要求1所述的半导体装置，其中，所述绝缘部形成用槽部在形成所述贯通电极的通孔的所述半导体基板的背面上的开口的贯通孔径φι与所述绝缘部形成用槽部的所述半导体基板的背面上的开口的宽度L2之间满足0< 2<φι/2的关系式。
4.根据权利要求1所述的半导体装置，其中，在所述绝缘部形成用槽部的底部，配置在所述绝缘部形成用槽部内的绝缘层的绝缘材料与所述半导体基板的结构材料直接接触。
5.一种半导体装置的制造方法，形成从在表面侧配置有电子器件和衬垫电极的半导体基板的背面侧沿着厚度方向贯通所述半导体基板而与所述半导体基板的表面的所述衬垫电极导通的贯通电极，并形成与所述贯通电极导通且在所述半导体基板的背面配置的配线层，所述半导体装置的制造方法具有形成从所述半导体基板的背面侧沿着所述半导体基板的所述厚度方向延伸的贯通电极用的通孔的通孔形成工序；在所述通孔的绝缘部的形成之前，以包围所述贯通电极及所述配线层的方式形成绝缘部形成用槽部的槽部形成工序。
6.根据权利要求5所述的半导体装置的制造方法，其中， 在所述槽部形成工序之后具备在所述绝缘部形成用槽部内形成导电性层的工序；将所述绝缘部形成用槽部的底部的所述导电性层除去并插入绝缘材料而形成绝缘部的工序。
7.根据权利要求5所述的半导体装置的制造方法，其中， 同时进行所述通孔形成工序和所述槽部形成工序。
8.根据权利要求5所述的半导体装置的制造方法，其中，在所述槽部形成工序中，以所述绝缘部形成用槽部在所述贯通电极用的通孔的所述半导体基板的背面上的开口的贯通孔径φι与所述绝缘部形成用槽部的开口的宽度L2之间满足0< 2<φι/2的关系式的方式形成所述绝缘部形成用槽部。
全文摘要
在具有贯通电极(19)的半导体装置及其制造方法中，具有以包围半导体基板(5)的背面的包括贯通电极(19)在内的再配线层(18)周围的方式将配线彼此绝缘的绝缘部形成用的虚设槽孔部(7b)，由此，为了将配线间绝缘，仅将存在于绝缘部形成用的虚设槽孔部(7b)的底部的金属层除去即可，能够实现处理时间的缩减。
文档编号H01L23/52GK102473640SQ201180003079
公开日2012年5月23日 申请日期2011年3月28日 优先权日2010年5月31日
发明者大熊崇文, 泷井谦昌, 甲斐隆行, 齐藤太志郎 申请人:松下电器产业株式会社