专利名称：半导体结构及其形成方法
技术领域：
本发明涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术：
在现有的半导体制造工艺中，由于应力的引入可以改变硅材料的晶格参数从而改变其能隙和载流子迁移率，因此通过引入应力来改善晶体管的电学性能成为越来越常用的手段。目前，常采用嵌入式锗硅(EmbeddedGeSi)技术引入应力以提高晶体管的性能。在专利号为US7569443B2的美国专利中公开了一种采用嵌入式锗硅(Embedded GeSi)技术提高晶体管的性能的方法，即在需要形成源极和漏极的区域先形成锗硅层，然后再进行掺杂形成晶体管的源极和漏极。通过形成所述锗硅层，由于硅和锗硅(SiGe)的两相界面(Interphase)中存在晶格错配(Lattice Mismatch),因此在沟道内的娃晶格排布会发生改变，产生应力，从而使得晶体管的性能得到改善。为了使晶体管的性能得到更大的提高，现有技术采用将所述锗硅层制作得更为靠近沟道区以更大地提升沟道区内的应力，具体请参考图1和图2。首先参考图1，提供半导体衬底100，所述半导体衬底100的表面上形成有栅极结构，所述栅极结构包括依次形成在所述半导体衬底100表面上的栅介质层110和栅电极层120，以及形成在所述栅介质层110和所述栅电极层120两侧的侧墙130。在所述半导体衬底100内形成位于所述栅极结构两侧的凹槽(未图示)，然后通过各向同性刻蚀(IsotropicEtch)，将所述凹槽进一步刻蚀成具有圆弧形轮廓的凹槽140。所述凹槽140具有顶点A，即距离相对侧的源极或漏极最近的点。参考图2,对所述凹槽140进行各向异性湿法刻蚀(Anisotropic Wet Etch),以形成凹槽150,所述凹槽150具有与相对侧的源极或漏极距离最近的顶点，比如,所述凹槽150具有指向相对侧的源极或漏极的尖角。所述尖角的顶点B与所述顶点A的位置对应，所述顶点A的深度决定了所述顶点B的深度。一般，所述顶点B距离所述栅极结构的底面的深度为10纳米。然后，在所述凹槽150中外延生长锗硅材料，以形成锗硅层。由于所述锗硅层更为靠近沟道区，从而在沟道区产生更大的应力，提高了载流子的迁移率。随着半导体技术的发展，对器件性能的要求越来越高，因此，需要一种半导体结构及其形成方法，以更大地提高载流子的迁移率，改善半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够更大地提高载流子的迁移率，改善半导体结构的性能。为解决上述问题，本发明的实施例提供一种半导体结构的形成方法，包括:提供半导体衬底，所述半导体衬底表面上形成有栅极结构，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及在所述栅极结构两侧的所述半导体衬底内形成锗硅层，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。可选地，形成所述锗硅层的步骤包括:在所述栅极结构两侧的所述半导体衬底中形成开口 ；在所述开口的底面和侧壁形成保护层；去除位于所述开口底面上的所述保护层，以及位于所述开口正下方的半导体衬底，形成与所述开口贯通的第一凹槽；刻蚀所述第一凹槽的侧壁，形成第二凹槽，所述第二凹槽具有圆弧形的轮廓；去除位于所述开口侧壁上的所述保护层；刻蚀所述开口和所述第二凹槽的侧壁，形成第三凹槽，所述第三凹槽具有和相对侧的所述掺杂区距离最小的顶点；以及在所述第三凹槽内外延生长形成所述锗硅层。可选地，所述开口的深度是5纳米至15纳米。可选地，所述第一凹槽的深度范围是25纳米至30纳米。可选地，利用等离子刻蚀工艺形成所述第一凹槽，所述等离子刻蚀工艺采用的主刻蚀气体包括CF4和HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是200瓦至400瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。可选地，形成所述第二凹槽的工艺包括:对所述第一凹槽的侧壁进行各向同性刻蚀，所述各向同性刻蚀对所述半导体衬底的刻蚀率相对于对所述保护层的刻蚀率的选择比大于等于10。可选地，所述各向同性刻蚀采用的主刻蚀气体包括氯气和氨气，所述各向同性刻蚀的具体参数包括:功率范围是100瓦至500瓦,偏压范围是O伏至10伏,温度范围是40摄氏度至60摄氏度，刻蚀时间范围是5秒至50秒。可选地，所述半导体衬底的晶面指数为(100)。可选地，采用各向异性湿法刻蚀形成所述第三凹槽，所述各向异性湿法刻蚀对所述半导体衬底沿(100)和(110)晶面的刻蚀率大于沿(111)晶面的刻蚀率。可选地，所述各向异性湿法刻蚀采用TMAH溶液作为刻蚀剂，所述各向异性湿法刻蚀的具体参数包括:温度范围是30摄氏度至60摄氏度，刻蚀时间范围是100秒至300秒。可选地，采用等离子刻蚀工艺形成所述开口，所述等离子刻蚀工艺采用的主刻蚀气体包括HBr,所述等离子刻蚀工艺的具体参数包括:功率范围是300瓦至500瓦,偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。可选地，采用等离子刻蚀工艺去除位于所述开口底面上的所述保护层，以及位于所述开口正下方的所述半导体衬底，所述等离子刻蚀工艺采用的主刻蚀气体包括CF4和HBr,所述等离子刻蚀工艺的具体参数包括:功率范围是200瓦至400瓦,偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。可选地，所述保护层为氧化硅，在所述开口的侧壁和底面形成所述保护层的工艺包括:采用干氧氧化法形成保护层，所述干氧氧化法以氧气作为氧源，温度范围是1000摄氏度至1200摄氏度，氧化时间范围是10分钟至20分钟。可选地，所述保护层的厚度范围是3纳米至4纳米。本发明的实施例还提供一种半导体结构，包括:半导体衬底；栅极结构，位于所述半导体衬底上，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及锗硅层，位于所述栅极结构两侧的所述半导体衬底内，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。可选地，所述半导体衬底的晶面指数为(100)。与现有技术相比，本发明的实施例具有以下优点:通过加深所述顶点距离栅极结构底面的深度，更大地提高了载流子的迁移率，而且，所述锗硅层的底面具有足够的宽度，改善了半导体结构的性能。
图1和图2是现有晶体管形成过程的剖面结构示意图；图3是本发明的一个实施例的半导体结构的形成方法的流程示意图；图4至图11是本发明的一个实施例的半导体结构的形成过程的剖面结构示意图。
具体实施例方式发明人经过研究发现，通过增大锗硅层的与相对侧的掺杂区距离最近的顶点距离栅极结构底面的深度，能够进一步地提高载流子的迁移率。比如，如果所述顶点的深度为20纳米至28纳米，所述半导体结构的性能能够得到显著的提高。根据现有技术，可以通过延长各向异性湿法刻蚀的时间以增大具有尖角的凹槽的尺寸，从而增大所述顶点的深度。然而，使用上述方法会过多地去除衬底材料，对后续工艺产生不良影响。例如，通过上述方法容易使形成的凹槽的底面宽度过小。作为外延生长形成锗硅层的起始面，该底面的面积过小将影响锗硅层的生长质量。为此，发明人进行了研究，提出了一种半导体结构的形成方法，能够增大锗硅层的与相对侧的掺杂区距离最近的顶点的深度，并保证所述锗硅层的底面具有足够的宽度。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例进行详细的说明。下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。本发明首先提供一种半导体结构，包括:半导体衬底；栅极结构，位于所述半导体衬底上，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及锗硅层，位于所述栅极结构两侧的所述半导体衬底内，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。在本发明的一个实施例中，所述半导体衬底的晶面指数为(100)。在本发明的实施例中，所述锗硅层的底面宽度是指沿所述锗硅层的底面沿沟道方向的长度。下面给出形成上述结构的方法实施例。图3是本发明的一个实施例的半导体结构的形成方法的流程示意图。参考图3，该方法包括:S101，提供半导体衬底，所述半导体衬底表面上形成有栅极结构，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；S102，在所述栅极结构两侧的所述半导体衬底中形成开口 ；S103，在所述开口的底面和侧壁形成保护层；S104，去除位于所述开口底面上的所述保护层，以及位于所述开口正下方的半导体衬底，形成与所述开口贯通的第一凹槽；S105，刻蚀所述第一凹槽的侧壁，形成第二凹槽，所述第二凹槽具有圆弧形的轮廓；S106，去除位于所述开口侧壁上的所述保护层；S107，刻蚀所述开口和所述第二凹槽的侧壁，形成第三凹槽，所述第三凹槽具有和相对侧的所述掺杂区距离最小的顶点；以及S108，在所述第三凹槽内外延生长形成所述锗硅层。下面结合剖面结构示意4 图11对本发明实施例的半导体结构的形成方法做进一步的详细说明。参考图4，提供半导体衬底200，所述半导体衬底200表面形成有栅极结构。 所述栅极结构包括依次形成在半导体衬底200表面的栅介质层210和栅电极220，以及形成在所述栅介质层210和所述栅电极220两侧的侧墙230。所述半导体衬底200是晶面取向为(100)的单晶硅。位于所述栅极结构两侧的所述半导体衬底200内具有分别用于形成源极或漏极的掺杂区。所述栅介质层210的材料是二氧化硅或者高k材料，所述栅电极220的材料是多
晶硅或者金属。然后，参考图5，在所述栅极结构两侧的所述半导体衬底200中形成开口 240。所述开口 240采用刻蚀工艺形成。在本发明的一个实施例中，采用等离子刻蚀工艺形成所述开口 240，所述等离子刻蚀工艺采用的主刻蚀气体包括HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是300瓦至500瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。在本发明的一个实施例中，所述开口 240的深度范围是5纳米至15纳米。值得说明的是，在本发明的实施例中，开口或凹槽的深度是指其底面与所述栅极结构底面的垂直距离。然后，参考图6，在所述开口 240的底面和侧壁形成保护层250。所述保护层250的厚度对后续工艺具有重要的影响，所述保护层250要具有足够的厚度，以保证在后续进行各向同性刻蚀时，所述保护层250能够保护所述开口 240的侧壁。在本发明的一个实施例中，所述保护层250的厚度范围是3纳米至4纳米。在本发明的一个实施例中，所述保护层250是氧化硅层，可以采用干氧氧化法、湿氧氧化法、化学气相沉积法或物理气相沉积法等方法形成。在本发明的一个实施例中，采用干氧氧化法形成所述氧化硅层。所述干氧氧化法以氧气作为氧源，所述干氧氧化法的具体参数包括:温度范围是1000摄氏度至1200摄氏度，氧化时间范围是10分钟至20分钟。然后，参考图7，去除位于所述开口 240底面的所述保护层250，以及位于所述开口240正下方的所述半导体衬底200，形成第一凹槽260。所述第一凹槽采用等离子刻蚀工艺形成，所述等离子刻蚀工艺采用的主刻蚀气体包括CF4和HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是200瓦至400瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。由于所述开口 240的侧壁具有所述保护层250，因此所述等离子刻蚀工艺会沿所述开口 240的底部继续向下刻蚀所述半导体衬底200，从而在所述开口 240的下方形成所述第一凹槽260。在本发明的一个实施例中，所述第一凹槽260的深度范围是25纳米至30纳米。
然后，参考图8，刻蚀所述第一凹槽260的侧壁，形成第二凹槽270，所述第二凹槽270具有圆弧形的轮廓。所述第二凹槽270采用各向同性刻蚀工艺形成。在本发明的一个实施例中，所述各向同性刻蚀工艺对所述半导体衬底200的刻蚀率相对于对所述保护层250的刻蚀率的选择比大于等于10，即对所述半导体衬底200的刻蚀率是对所述保护层250的刻蚀率的10倍或以上。由于所述保护层250具有足够的厚度，所述开口 240的侧壁没有被刻蚀或仅被少量刻蚀，所述各向同性刻蚀工艺沿着所述第一凹槽260的侧壁进行刻蚀，使所述第二凹槽270位于所述开口 240的下方。在本发明的一个实施例中，所述各向同性刻蚀工艺采用的主刻蚀气体包括氯气和氨气，所述各向同性刻蚀工艺的具体参数包括:功率范围是100瓦至500瓦，偏压范围是O伏至10伏，温度范围是40摄氏度至60摄氏度，刻蚀时间范围是5秒至50秒。然后，参考图9，去除位于所述开口 240侧壁上的所述保护层250。去除保护层的工艺为本领域的技术人员所熟知，在此不再赘述。然后，参考图10，刻蚀所述开口 240和所述第二凹槽270的侧壁，形成第三凹槽280，所述第三凹槽280具有与相对侧的所述掺杂区距离最近的顶点，比如如图中所示，所述第三凹槽具有指向相对侧的所述掺杂区的尖角，所述尖角的顶点与相对侧的所述掺杂区距离最小。所述第三凹槽280采用各向异性湿法刻蚀形成，所述各向异性湿法刻蚀对所述半导体200沿(100)和(110)晶面的刻蚀率大于沿(111)晶面的刻蚀率。在本发明的一个实施例中，所述半导体衬底200是晶面指数为(100)的单晶娃，因此，采用所述各向异性湿法刻蚀工艺能够使的所述半导体衬底200沿水平方向上的去除率大于沿垂直方向上的去除率，从而形成具有尖角的所述第三凹槽280。作为本发明的一个实施例，所述各向异性湿法刻蚀工艺采用的刻蚀剂包括TMAH溶液，所述湿法刻蚀工艺的具体参数包括:温度范围是30摄氏度至60摄氏度，刻蚀时间范围是100秒至300秒。经过上述湿法刻蚀工艺，形成的所述第三凹槽280的顶点与所述栅极结构的底面的距离H的范围是15纳米至30纳米。所述第三凹槽280的底面宽度L大于等于20纳米。所述尖角的顶点对应了所述第二凹槽270的顶点(即所述第二凹槽270距离相对侧的所述掺杂区最近的点)，所述第二凹槽270的顶点的深度决定了所述第三凹槽280的顶点的深度。由于所述第二凹槽270位于所述开口 240的下方，即将所述第二凹槽的位置下移了所述开口 240的深度，所述第三凹槽280的顶点的深度增大了，从而有利于增大沟道区的应力。而且，与现有技术相比，所述第二凹槽270的尺寸并没有增大，使得形成所述第三凹槽280时并没有过多地去除衬底材料，因此不会妨碍形成源/漏极。而且，由于所述第三凹槽280的底面具有足够的宽度，有利于后续外延生长锗硅层。然后，参考图11，在在所述第三凹槽280中外延生长锗硅层290。所述第三凹槽280的底面具有足够的宽度，能够为外延生长所述锗硅层290提供足够的能量。外延生长锗硅的工艺为本领域的技术人员所熟知，在此不再赘述。至此，形成了所述半导体结构。后续还可以进一步对所述半导体结构进行掺杂等工艺，以形成LDD区和源/漏极。
与现有技术相比，本发明的实施例具有以下优点:通过加深所述尖角的顶点距离栅极结构底面的深度，更大地提高了载流子的迁移率，而且，所述锗硅层的底面具有足够的宽度，改善了半导体结构的性能。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种半导体结构的形成方法，包括: 提供半导体衬底，所述半导体衬底表面上形成有栅极结构，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及 在所述栅极结构两侧的所述半导体衬底内形成锗硅层，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述锗硅层的步骤包括: 在所述栅极结构两侧的所述半导体衬底中形成开口； 在所述开口的底面和侧壁形成保护层； 去除位于所述开口底面上的所述保 护层，以及位于所述开口正下方的半导体衬底，形成与所述开口贯通的第一凹槽； 刻蚀所述第一凹槽的侧壁，形成第二凹槽，所述第二凹槽具有圆弧形的轮廓； 去除位于所述开口侧壁上的所述保护层； 刻蚀所述开口和所述第二凹槽的侧壁，形成第三凹槽，所述第三凹槽具有和相对侧的所述掺杂区距离最小的顶点；以及 在所述第三凹槽内外延生长形成所述锗硅层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述开口的深度是5纳米至15纳米。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一凹槽的深度范围是25纳米至30纳米。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，利用等离子刻蚀工艺形成所述第一凹槽，所述等离子刻蚀工艺采用的主刻蚀气体包括CF4和HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是200瓦至400瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽的工艺包括:对所述第一凹槽的侧壁进行各向同性刻蚀，所述各向同性刻蚀对所述半导体衬底的刻蚀率相对于对所述保护层的刻蚀率的选择比大于等于10。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述各向同性刻蚀采用的主刻蚀气体包括氯气和氨气，所述各向同性刻蚀的具体参数包括:功率范围是100瓦至500瓦，偏压范围是O伏至10伏，温度范围是40摄氏度至60摄氏度，刻蚀时间范围是5秒至50秒ο
8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体衬底的晶面指数为(100) O
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用各向异性湿法刻蚀形成所述第三凹槽，所述各向异性湿法刻蚀对所述半导体衬底沿(100)和(110)晶面的刻蚀率大于沿(111)晶面的刻蚀率。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述各向异性湿法刻蚀采用TMAH溶液作为刻蚀剂，所述各向异性湿法刻蚀的具体参数包括:温度范围是30摄氏度至60摄氏度，刻蚀时间范围是100秒至300秒。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，采用等离子刻蚀工艺形成所述开口，所述等离子刻蚀工艺采用的主刻蚀气体包括HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是300瓦至500瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，采用等离子刻蚀工艺去除位于所述开口底面上的所述保护层，以及位于所述开口正下方的所述半导体衬底，所述等离子刻蚀工艺采用的主刻蚀气体包括CF4和HBr，所述等离子刻蚀工艺的具体参数包括:功率范围是200瓦至400瓦，偏压范围是50伏至200伏，温度范围是40摄氏度至60摄氏度。
13.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层为氧化硅，在所述开口的侧壁和底面形成所述保护层的工艺包括:采用干氧氧化法形成保护层，所述干氧氧化法以氧气作为氧源，温度范围是1000摄氏度至1200摄氏度，氧化时间范围是10分钟至20分钟。
14.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的厚度范围是3纳米至4纳米。
15.一种半导体结构，包括: 半导体衬底； 栅极结构，位于所述半导体衬底上，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及 锗硅层，位于所述栅极结构两侧的所述半导体衬底内，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体衬底的晶面指数为(100)。
全文摘要
本发明提供一种半导体结构及其形成方法。所述半导体结构的形成方法包括提供半导体衬底，所述半导体衬底表面上形成有栅极结构，所述栅极结构两侧的所述半导体衬底内具有分别用于形成源极或漏极的掺杂区；以及在所述栅极结构两侧的所述半导体衬底内形成锗硅层，所述锗硅层具有和相对侧的所述掺杂区距离最小的顶点，所述顶点与所述栅极结构底面的距离范围是15纳米至30纳米，所述锗硅层的底面的宽度大于等于20纳米。通过加深所述顶点的深度，更大地提高了载流子的迁移率，而且，所述锗硅层的底面具有足够的宽度，改善了半导体结构的性能。
文档编号H01L21/28GK103187285SQ20111045408
公开日2013年7月3日 申请日期2011年12月29日 优先权日2011年12月29日
发明者隋运奇, 韩秋华 申请人:中芯国际集成电路制造(上海)有限公司