专利名称：半导体芯片和具有半导体芯片的多芯片封装的利记博彩app
技术领域：
本发明总体而言涉及一种半导体装置，具体而言涉及ー种包括穿通硅通孔(TSV)的半导体芯片和ー种具有所述半导体芯片的多芯片封装。
背景技术：
用在近代电子系统中的半导体存储器比以前的存储器具有更大的存储容量和更快的操作速度。而且，如何在更小的面积内安装更大容量的存储器，以及如何有效地驱动所安装的存储器已经成为了研究焦点。为了实现更高的集成水平，在半导体存储器设计中使用了涉及到垂直地层叠存储芯片的三维配置技木，以取代ニ维的配置方式。三维配置的概念也被应用到半导体封装设计中。例如，穿通硅通孔(TSV)技木，即穿过层叠的芯片形成TSV以用于实现所层叠的芯片之间的接ロ，已成为研究热点的ー个领域。通常，TSV是指穿过半导体芯片而形成并由导电材料填充的通孔孔洞。为了防止半导体与TSV之间出现短路,在半导体与TSV之间形成有环绕氧化物(rounding oxide)。然而，也正是因为TSV与半导体芯片之间的所述环绕氧化物，在TSV周围产生了不希望的寄生电容，这将会降低TSV的信号传输速度。
发明内容
在本发明的一个实施例中，一种半导体芯片包括半导体底衬底；接ロ部件，所述接ロ部件穿通半导体衬底而形成，并与外部信号传送端子电耦接；以及反向ニ极管，所述反向ニ极管形成在半导体衬底与接ロ部件之间。在本发明的一个实施例中，一种多芯片封装包括多个层叠的半导体芯片；多个接ロ部件，所述多个接ロ部件被形成为穿通各个半导体芯片，以将所述半导体芯片电耦接；以及多个外部耦接端子，所述多个外部耦接端子被设置成将所述多个层叠的半导体芯片内部的接ロ部件电耦接。内建在半导体芯片内 的所述多个接ロ部件直接接触。在本发明的一个实施例中，一种多芯片封装包括多个层叠的半导体芯片；多个接ロ部件，所述多个接ロ部件被形成为穿通各个半导体芯片，以将所述半导体芯片电耦接；多个外部耦接端子，所述多个外部耦接端子被设置成将所述多个层叠的半导体芯片内部的接ロ部件电耦接；以及多个阱，所述多个阱围绕各个接ロ部件，并且与半导体芯片的衬底具有相反的导电类型。
将结合附图描述本发明的特征、方面和实施例，其中
图I是根据本发明的一个实施例的半导体芯片的平面图；图2是沿着图I的线11-11’截取的剖视图；图3是根据本发明的一个实施例的提供给半导体衬底和接口部件的电压的图示；图4是根据本发明的一个实施例的多芯片封装的剖视图；图5是根据本发明的一个实施例的半导体芯片的平面图；图6是沿着图5的线11-11’截取的剖视图；以及图7是根据本发明的一个实施例的半导体芯片的剖视图。
具体实施例方式下面将结合附图通过示例性实施例来描述根据本发明的半导体芯片和多芯片封装。在本发明的示例性实施例中，互连可以是指通常沿着水平方向形成以传导电信号的导体，通孔可以是指通常沿着垂直方向形成以传导电信号的导体。无论在附图中是以何种方法示出它们，互连通常可以沿着水平方向延伸，而通孔通常可以沿着垂直方向延伸。其中，通孔包括插塞(plug)和孔洞以及其它等等。通孔插塞指的是填充在通孔孔洞内的柱状导体，而通孔孔洞指的是空心结构，在通孔孔洞中可以具有通孔插塞。图I是根据本发明的一个实施例的半导体芯片的平面图。图2是沿着图I的线11-11’截取的剖视图。参见图I和2，半导体芯片包括半导体衬底100和穿通半导体芯片100而形成的接口部件150。半导体衬底100可以包括形成有电路层、金属互连层和保护层以及其它等等的硅芯片结构。电路层可以包括具有用于各种电操作的半导体电路的层。金属互连层可以包括从外部传递电信号到电路层、或者从电路层传递电信号到外部的层。保护层可具有多层结构，所述多层结构是利用诸如氧化硅、氮化硅、氮氧化硅以及聚酰亚胺的各种绝缘材料形成。接口部件150可以包括穿通通孔和掩埋在所述穿通通孔中的通孔插塞(下文统称为TSV)。TSV 150可以包含例如铜(Cu)或铝(Al)，并且可以穿通电路层、金属互连层、保护层以及半导体衬底而形成。虽然未在附图中示出，但可以在半导体衬底100与TSV150之间插入金属层，以改善它们之间的附着力。在一个实施例中，当用铜(Cu)或通过执行电镀技术形成导电图案时，在执行电镀工艺之前可形成晶种层(seed layer)。也就是说，当用铜或通过执行电镀工艺形成导电图案时，会容易理解的是，在形成种层的工艺之后可以是化学机械抛光(CMP)和其它工艺(如果有的话)。与沉积方法相反，可以通过电镀方法形成Cu。另外，与刻蚀工艺相反，可以通过CMP方法将Cu图案化。所以，作为用于形成导电图案的材料的Cu与能够容许沉积或刻蚀工艺的其它金属不同。根据本发明的一个实施例，在半导体层100与TSV 150之间不形成绝缘层。而是，在半导体衬底100与TSV 150之间形成二极管160 (下文称为反向二极管)，以阻挡它们之间的电流。通过控制施加到半导体衬底100和TSV 150的一个或更多个偏压，可以形成与反向ニ极管160等效的结构，而不需要単独的制造步骤。由于半导体衬底100是由硅材料形成，并且TSV 150是由金属性材料组成，因此反向ニ极管160可以是肖特基ニ极管型。假定半导体衬底100是P型硅衬底，根据ー个实施例的反向肖特基ニ极管160控制施加到半导体衬底100的电压(以下，称为第一电压VI)，以使第一电压VI比施加到TSV150的电压(以下，称为第二电压V2)略低。例如，当第一电压是Vss电压时，第二电压可以被设置为比Vss高的电压。參见图3，可以提供V ss电压的负㈠摆幅电平A作为第一电压VI，并且可以提供Vss电压的正⑴摆幅电平B作为第二电压V2。反向肖特基ニ极管具有比PN ニ极管低的击穿电压。因此，需要第一电压Vl与第ニ电压V2之间的差要小。由于在TSV 150与半导体衬底100之间形成等效于反向肖特基ニ极管160的结构，出现比击穿电压低的反向偏压。因此，在半导体衬底100与TSV 150之间没有电流流动。图4是多芯片封装100的剖视图，所述多芯片封装100包括具有以根据本发明的一个实施例所述的方式形成的TSV。參见图4，分别包括TSV 150a、150b、150c的半导体芯片100a、100b、IOOc以TSV150a、150b、150c被对准以接收相同的各个信号的方式层叠。每个TSV 150a、150b、150c被形成为与它们各自的衬底直接接触。诸如凸块(bump)的外部耦接端子120形成在半导体芯片100a、100b、IOOc之间，以将ー个层叠的半导体芯片的TSV 150a、150b、150c与另ー个层叠的芯片的TSV 150a、150b、150c电连接，并分别通过所耦接的TSV来传送信号。根据ー个实施例，具有诸如TSV的接ロ部件且在TSV与衬底之间不需要绝缘层的半导体芯片可以被形成为具有施加在接ロ部件与衬底之间的偏置，以便形成用于防止接ロ部件与衬底之间电流流动的反向ニ极管。因此，虽然在半导体芯片与接ロ部件之间未形成绝缘层，但硅与金属之间的势垒可以实质上防止半导体芯片与接ロ部件之间的电子转移。所以，可以防止半导体芯片与接ロ部件之间产生寄生电容，从而改善信号传输速度。參见图5和图6，TSV 150可以被阱110围绕。当半导体衬底100是P型半导体衬底时，阱110可以是N阱。在TSV 150与阱110之间，以及在阱110与半导体衬底100之间不存在绝缘层。在这种情况下，施加预定的偏置以在半导体衬底100与阱110之间形成反向PN ニ极管165，而施加偏置以在TSV 150与阱110之间形成正向肖特基ニ极管170。也就是说，參见图6，可以施加第一电压Vll到半导体衬底100，可以施加比第一电压Vll高的第二电压V12到TSV 150，并施加比第二电压V12高的第三电压V13到阱110。例如，VBB电压可用作第一电压VII，VSS电压可用作第二电压V12，而VDD或者VPP电压可用作第三电压V13。当第一至第三电压V11、V12、V13被分别施加到半导体衬底100、TSV 150和阱110时，如上所述，在半导体衬底100与阱110之间形成反向PN ニ极管165，在阱110与TSV 150之间形成正向肖特基ニ极管170。与正向肖特基ニ极管170相比，反向PN ニ极管165被认为在对抗泄漏电流方面更加稳定。所以，当在阱Iio中形成TSV 150时，可以以更稳定的方式防止电流的产生。
当执行离子注入和扩散工艺以将阱110形成至半导体衬底100的总厚度时，离子注入和扩散工艺可能需要耗费长的处理时间。于是，参见图7，可以将阱115形成至衬底100的预定深度以围绕TSV 150的上部，并且可以将绝缘层120形成在阱115之下的位于半导体衬底100与TSV 150的下部之间的衬底100中。由于阱115被形成至衬底100中的预定深度，因此与用于将TSV 150的整个深度绝缘的表面面积相比，需要更少的绝缘层120的面积。于是，半导体衬底100与TSV 150之间的寄生电容(如果有)，会处在不影响速度的最小水平，使得信号传输特性可以得到改善。与上述实施例相似，分别将第一电压VII、第二电压V12和第三电压V13施加到半导体衬底100、TSV 150和阱115。根据一个实施例，为了提供在诸如TSV的接口部件与由硅形成的半导体衬底之间的绝缘，可以控制偏压条件以形成等效于反向二极管的结构，而不是形成绝缘层。因此，虽然在半导体芯片与接口部件之间有物理接触，但它们之间的电子转移被硅-金属势垒阻挡，因此电流不流动。所以，由于在半导体芯片与接口部件之间不产生寄生电容，因此可以显著地改善构成多芯片封装的多层芯片之间以及芯片内部的信号传输速度。
虽然以上已经描述了特定的实施例，但本领域技术人员应明白所描述的仅是例子。因此，本文所述的半导体芯片和多芯片封装不应限于所描述的实施例。而是，本文所描述的半导体芯片和多芯片封装应当结合以上描述以及附图由所附权利要求来限定。
权利要求
1.一种半导体芯片,包括 处于第一电压电平的半导体衬底； 处于第二电压电平的接ロ部件，所述接ロ部件穿通所述半导体衬底而形成， 其中，通过控制所述第一电压电平和所述第二电压电平来实质上防止所述半导体衬底与所述接ロ部件之间的电流流动。
2.如权利要求I所述的半导体芯片，其中，所述半导体衬底与所述接ロ部件相互直接接触。
3.如权利要求I所述的半导体芯片，其中，所述半导体衬底包括第一导电类型的硅，所述接ロ部件包括穿通硅通孔TSV，所述TSV包含金属性材料。
4.如权利要求3所述的半导体芯片，其中，所述第一电压电平和所述第二电压电平被控制成在所述半导体衬底与所述TSV之间产生反向肖特基ニ极管的状态。
5.如权利要求4所述的半导体芯片，其中，所述第一电压电平比所述第二电压电平低。
6.如权利要求5所述的半导体芯片，其中，所述第一电压电平对应于Vss电压的负摆幅电压带，所述第二电压电平对应于所述Vss电压的正摆幅电压带。
7.如权利要求书3所述的半导体芯片，还包括处于第三电压电平的阱，所述阱在所述半导体衬底中围绕所述TSV。
8.如权利要求书7所述的半导体芯片，其中，所述阱具有与所述半导体衬底的所述第一导电类型相反的导电类型。
9.如权利要求8所述的半导体芯片，其中，所述第一电压电平、所述第二电压电平和所述第三电压电平被控制成在所述半导体衬底与所述阱之间形成等效于反向ニ极管的结构，以及在所述阱与所述TSV之间形成等效于正向ニ极管的结构。
10.如权利要求8所述的半导体芯片，其中，所述第三电压电平比所述第二电压电平高，所述第二电压电平比所述第一电压电平高。
11.如权利要求10所述的半导体芯片，其中，所述第一电压包括VBB电压，所述第二电压包括Vss电压，所述第三电压包括VDD或VPP电压。
12.如权利要求10所述的半导体芯片，其中，所述阱被形成为仅围绕所述TSV的预定深度，在未形成所述阱的所述TSV的外部形成有绝缘层。
13.—种多芯片封装，包括 多个层叠的半导体芯片，每个半导体芯片包括处于第二电压电平的接ロ部件，所述接ロ部件形成在处于第一电压电平的半导体衬底中，其中，所述接ロ部件与所述半导体衬底直接接触；以及 外部耦接端子，所述外部耦接端子被设置成将两个层叠的半导体芯片的接ロ部件电耦接。
14.如权利要求13所述的多芯片封装，其中，施加到所述半导体衬底和所述接ロ部件的所述第一电压电平和所述第二电压电平形成防止电子转移的势垒。
15.如权利要求14所述的多芯片封装，其中，所述第一电压比所述第二电压低。
16.—种多芯片封装,包括 多个层叠的半导体芯片，每个半导体芯片包括形成在阱中的接ロ部件，所述阱形成在半导体衬底中，其中，所述阱与所述半导体衬底具有相反的导电类型，并且，其中所述半导体衬底处于第一电压电平，所述接ロ部件处于第二电压电平，所述阱处于第三电压电平；以及 外部耦接端子，所述外部耦接端子被设置成将两个层叠的半导体芯片的接ロ部件电耦接。
17.如权利要求16所述的多芯片封装，其中，施加所述第一电压和所述第三电压以在所述半导体衬底与所述阱之间形成反向ニ极管状态；施加所述第二电压和所述第三电压以在所述接ロ部件与所述阱之间形成正向ニ极管状态。
18.如权利要求17所述的多芯片封装，其中，所述第二电压比所述第一电压高，所述第三电压比所述第二电压高。
19.如权利要求18所述的多芯片封装，其中，所述阱被形成为围绕所述接ロ部件的预定深度，在未形成所述阱的所述接ロ部件的外部形成有绝缘层。
20.—种半导体芯片,包括 处于第一电压电平的半导体衬底； 处于第二电压电平的穿通硅通孔TSV，所述TSV穿通所述半导体衬底而形成，其中，所述TSV与所述半导体衬底接触；以及 反向ニ极管，所述反向ニ极管以寄生的方式形成在所述半导体衬底与所述TSV之间，以通过控制所述第一电压电平和所述第二电压电平来防止所述半导体衬底与所述TSV之间的电流流动。
全文摘要
本发明提供一种半导体芯片和具有所述半导体芯片的多芯片封装。所述半导体芯片包括半导体衬底；接口部件，所述接口部件穿通半导体衬底而形成，并与外部信号传送端子电耦接；以及反向二极管，所述反向二极管形成在半导体衬底与接口部件之间。
文档编号H01L23/522GK102623432SQ201110434859
公开日2012年8月1日 申请日期2011年12月22日 优先权日2011年1月31日
发明者徐祉泰 申请人:海力士半导体有限公司