半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明公开涉及半导体器件及其制造方法。
背景技术：
半导体集成电路(IC)器件可以采用多种类型的技术制造。例如，可以使用互补金属氧化物半导体(CMOS)技术制造半导体IC器件。

发明内容
可以通过提供如下半导体器件来实现实施例，该半导体器件包括输出端口，包括第一横向双扩散金属氧化物半导体(LDMOS);以及包括第二 LDMOS和双极晶体管的静电放电保护器件，静电放电保护器件用于保护输出端口免受静电放电。第二 LDMOS器件的击穿电压等于或低于第一 LDMOS器件的击穿电压。第一 LDMOS器件可以包括在衬底上的第一栅极；在第一栅极一侧的第一源区， 所述第一源区具有第一导电类型；以及第一本体区，在所述第一源区下面并包围所述第一源区，第一本体区具有第二导电类型，所述第二导电类型与所述第一导电类型不同。第一 LDMOS器件还可以包括在第一本体区中的第一本体触点区，该第一本体触点区具有第二导电类型；在第一栅极另一侧的第一漏区，所述第一漏区具有第一导电类型；在衬底中并在第一源区和第一漏区之间的第一隔离区，该第一隔离区与第一栅极的一部分交叠；在第一本体区下面的第一深阱，该第一深阱具有第二导电类型；在第一深阱下面的第一埋层，该第一埋层具有第一导电类型。第二 LDMOS器件可以包括在衬底上的第二栅极；在第二栅极一侧的第二本体区， 所述第二本体区具有第二导电类型；在第二本体区中的第二本体触点区，该第二本体触点区具有第二导电类型；在第二栅极另一侧的第二漏区，所述第二漏区具有第一导电类型； 在衬底中并在第二本体区和第二漏区之间的第二隔离区，该第二隔离区与第二栅极的一部分交叠；在第二本体区下面的第二深阱，该第二深阱具有第二导电类型；和在第二深阱下面的第二埋层，该第二埋层具有第一导电类型。该第二 LDMOS器件可以包括第二本体区中的第二源区，该第二源区具有第一导电类型。双极晶体管可以包括与第二本体区隔开的发射区、在发射区下面并包围该发射区的基极区、以及第二漏区，该发射区具有第一导电类型，该基极区具有第二导电类型。双极晶体管可以包括在基极区下面的外延层。基极区与第二深阱之间可以是非交叠关系。基极区的掺杂浓度可以比第二深阱的掺杂浓度高并比第二本体区的掺杂浓度低。
从衬底的底面到基极区的底面的第一距离大于从衬底的底面到第二本体区的底面的第二距离。第二隔离区的长度可以等于或小于第一隔离区的长度。第二隔离区和第二深阱之间的第二交叠长度可以等于或大于第一隔离区和第一深阱之间的第一交叠长度。第一 LDMOS器件可以包括在第一隔离区和第一漏区下面并包围该第一隔离区和第一漏区的第一漂移区，该第一漂移区具有第一导电类型。第二 LDMOS器件可以包括在第二隔离区和第二漏区下面并包围该第二隔离区和第二漏区的第二漂移区，该第二漂移区具有第一导电类型。第二隔离区的长度等于或小于第一隔离区的长度。基极区的一部分与第二深阱的一部分可以相互交叠。基极区的实质上整个区域与第二深阱之间可以是非交叠关系。双极晶体管可以包括在第二本体区中的发射区、包围该发射区的第二本体区、以及第二漏区，所述发射区具有第一导电类型。可以通过提供如下来实现实施例输出端口，包括第一横向双扩散金属氧化物半导体(LDMOS);以及包括第二 LDMOS和可控硅整流器的静电放电保护器件，静电放电保护器件用于保护输出端口免受静电放电。第二 LDMOS器件的击穿电压等于或低于第一 LDMOS器件的击穿电压。可控硅整流器可以包括NPN双极晶体管和PNP双极晶体管。第一 LDMOS器件可以包括在衬底上的第一栅极、在第一栅极一侧的第一源区、以及在所述第一源区下面并包围所述第一源区的第一本体区，所述第一源区具有第一导电类型，所述第一本体区具有第二导电类型，第二导电类型与第一导电类型不同。第一 LDMOS器件还可以包括在第一本体区中的第一本体触点区，该第一本体触点区具有第二导电类型；在第一栅极另一侧的第一漏区，所述第一漏区具有第一导电类型；在衬底中并在第一源区和第一漏区之间的第一隔离区，该第一隔离区与第一栅极的一部分交叠；在第一本体区下面的第一深阱，该第一深阱具有第二导电类型；以及在第一深阱下面的第一埋层，该第一埋层具有第一导电类型。第二 LDMOS器件可以包括在衬底上的第二栅极；在第二栅极一侧的第二本体区， 所述第二本体区具有第二导电类型；在第二本体区中的第二本体触点区，该第二本体触点区具有第二导电类型；在第二栅极另一侧的第二漏区，所述第二漏区具有第一导电类型； 在衬底中并在第二本体区和第二漏区之间的第二隔离区，该第二隔离区与第二栅极的一部分交叠；在第二本体区下面的第二深阱，该第二深阱具有第二导电类型；以及在第二深阱下面的第二埋层，该第二埋层具有第一导电类型。第二隔离区的长度可以等于或小于第一隔离区的长度。第二隔离区和第二深阱之间的第二交叠长度等于或大于第一隔离区和第一深阱之间的第一交叠长度。NPN双极晶体管可以包括具有第一导电类型的发射区和具有第二导电类型的基极区。所述具有第一导电类型的发射区可以与第二本体区隔开。所述基极区可以在第一导电类型的发射区的下面，并且可以包围所述第一导电类型的发射区和第二漏区。PNP双极晶体管可以包括具有第二导电类型的发射区和具有第一导电类型的外延层。具有第二导电类型的发射区可以在第二漏区和第二隔离区之间，并且外延层可以在所述第二埋层和第二本体触点区上。静电放电保护器件可以包括具有第一导电类型的杂质区，该杂质区在第二隔离区和具有第二导电类型的发射区之间。半导体器件可以包括连接到第二本体触点区的多晶硅电阻器(poly resistor)。
NPN双极晶体管可以包括第二漏区、具有第二导电类型并在第二本体区一侧的基极区、以及具有第一导电类型的发射区。具有第一导电类型的发射区可以在基极区和第二本体区上，并在基极区和第二本体区上延伸。PNP双极晶体管可以包括具有第二导电类型的发射区和具有第一导电类型的外延层。具有第二导电类型的发射区可以在第二漏区和第二隔离区之间，并且具有第一导电类型的外延层可以在第二埋层和第二本体触点区上。该半导体器件可以包括在第二漏区和具有第二导电类型的发射区之间的第三隔离区。可以通过提供如下半导体器件来实现实施例，该半导体器件包括衬底，在该衬底中定义了第一区和第二区，第一区中形成有输出端口的第一 LDMOS器件，第二区中形成有静电放电保护器件，该静电放电保护器件包括第二 LDMOS器件和双极晶体管。实施例还可以包括形成该半导体器件的方法，包括通过向衬底中注入第一导电类型的杂质，在第一区中形成第一埋层以及在第二区中形成第二埋层；通过向衬底中注入第二导电类型的杂质， 在第一区中形成第一深阱以及在第二区中形成第二深阱；在第一区中形成第一隔离区以及在第二区中形成第二隔离区；在第一区中在衬底上形成第一栅极以及在第二区中在衬底上形成第二栅极；通过向衬底中注入第二导电类型的杂质，在第一区中形成第一本体区以及在第二区中形成第二本体区；以及向衬底中注入第一和第二导电类型的杂质，以在第一本体区中形成第二导电类型的第一本体触点区，在第二本体区中形成第二导电类型的第二本体触点区，在第一区中形成第一导电类型的第一源区和第一漏区，在第二区中形成第一导电类型的发射区，以及在第二区中形成第一导电类型的第二漏区。第二隔离区可以形成为具有等于或小于第一隔离区长度的长度。第二隔离区可以形成为具有在第二隔离区和第二深阱之间的第二交叠长度，该第二交叠长度等于或大于在第一隔离区和第一深阱之间的第一交叠长度。在形成第一和第二隔离区之后并在形成第一和第二栅极之前，该方法还包括通过向衬底中注入第二导电类型的杂质，在第二区中形成基极区。基极区的一部分可以形成为与第二深阱交叠，使得该基极区的其他部分与第二深阱不具有交叠关系。基极区的掺杂浓度可以比第二深阱的掺杂浓度高，并比第二本体区的掺杂浓度低。从衬底的底面到基极区的底面的第一距离大于从衬底的底面到第二本体区的底面的第二距离。在形成第一和第二深阱之后并在形成第一和第二隔离区之前，该方法还可以包括通过向衬底中注入第一导电类型的杂质的二次工艺，在第一区中形成第一漂移区以及在第二区中形成第二漂移区。在形成第一和第二埋层之后并在形成第一和第二深阱之前，该方法还可以包括 在第一和第二埋层上形成具有第一导电类型的外延层。该方法可以包括在通过向衬底注入第二导电类型的杂质以在第二本体区中形成具有第二导电类型的第二本体触点区的过程中，在第二区中形成具有第二导电类型的发射区。所述方法可以包括在形成第一和第二隔离区的过程中，在第二区中形成第三隔离区。


通过参照附图详细的描述示例性实施例，本发明的特征对本领域技术人员来说将会变得明了，其中图I示出了根据示例性实施例的半导体器件的等效电路8
图2示出了图I中所示的半导体器件的横截面图；图3示出了图I的等效电路图合并到图2的横截面图中；图4-7示出了根据示例性实施例的半导体器件的横截面图；图8示出了根据示例性实施例的半导体器件的等效电路图；图9示出了图8中所示的半导体器件的横截面图；图10示出了图8的等效电路图合并到图9的横截面图中；图11-14示出了根据示例性实施例的半导体器件的横截面图；图15示出了根据示例性实施例的半导体器件的等效电路图；图16不出了图15中所不半导体器件的横截面图；图17示出了图15的等效电路图合并到图16的横截面图中；图18-21示出了图16中所示半导体器件的示例性变型的横截面图；以及图22-29示出了根据示例性实施例的半导体器件的制造方法中示例性阶段的横截面图。
具体实施例方式下面，将参照附图更充分地描述本发明的示例性实施例；但是，这些实施例可以实现为不同的形式，并且不应解释为限制这里阐述的实施例。相反，这些实施例应使得本说明书更彻底和完整，并且会将本发明的范围完全传达给本领域技术人员。还应该理解，当某个层或元件被提到是在另一层或衬底“上”时，它可以是直接在该另一层或衬底上，或者，可以在二者之间存在介入层。进一步，应该理解，当某个层被提到是在另一层“下面”时，它可以是直接在其下面，或者可以在二者之间存在一个或多个介入层。此外，还应该理解，当某个层被提到是在两个层“之间”时，它可以是在这两个层之间的唯一的层，或者可以在这两个层之间存在一个或多个介入层。在附图中，可以放大层或区的尺寸以便于清楚的说明。进而，也可以为了清楚的目的放大层或区的厚度。附图中相同的附图标记表示相同的元件。本文中所使用的术语“和 /或”包括一个或多个列出的相关对象的任一个或其所有的组合。应该理解，尽管术语第一、第二等在本文中可用于描述多个元件，但这些元件不应被这些术语限制。这些术语仅用于使一个元件与其他元件区分开。因此，下文中讨论的例如第一元件、第一部件或第一部分也可以称为第二元件，第二部件或第二部分，而不会偏离实施例的教义。下文中，将参照图1-3描述根据示例性实施例的半导体器件。图I示出了根据示例性实施例的半导体器件的等效电路图，图2示出了图I中所示的半导体器件的横截面图， 以及图3示出了图I的等效电路图合并到图2的横截面图中。参照图I和图2，半导体器件可以包括输出端口，输出端口例如可以包括第一横向双扩散金属氧化物半导体(LDMOS)器件I。半导体器件可以包括可以保护输出端口免受静电放电的静电放电(ESD)保护器件2。ESD保护器件2可以例如包括双极晶体管3和第二 LDMOS器件4。在本说明书全文中，短语“LDM0S器件”的含义是包括下述的器件栅极，第一导电类型的漏区，第二导电类型的本体区，以及在第一导电类型的漏区和第二导电类型的本体区之间形成的隔离区。
为了方便说明，图I和图2将第一 LDMOS器件I示出为包括N型LDMOS晶体管，将双极晶体管3示出为NPN双极晶体管，以及把第二 LDMOS器件2示出为包括N型漏区。但是，实施例不受此限制。例如，本领域技术人员显然可以想到，第一 LDMOS器件I可以包括 P型LDMOS晶体管，双极晶体管3可以是PNP双极晶体管，以及第二 LDMOS器件2可以包括 P型漏区。N型和P型在LDMOS器件中可以互换。参照图2，衬底10可以包括第一区I，第一区I中可以形成输出端口的第一 LDMOS 器件I。衬底10可以包括第二区II，第二区II中可以形成ESD保护器件2。第二区II例如可以包括双极晶体管区IV和/或第二 LDMOS器件区V。衬底10可以包括P型体衬底(bulk substrate) 100和形成在P型体衬底100上的N型外延层200。P型体衬底100例如可以包括硅半导体衬底、砷化镓半导体衬底、锗硅半导体衬底、陶瓷半导体衬底、石英半导体衬底、玻璃半导体衬底等中的至少一个。N型外延层200可以形成在第一区I和第二区II中。下文中，将描述形成在第一区I中的第一 LDMOS器件I。第一栅极180可以形成在例如第一漂移区120和第一隔离区130等部分上。第一栅极180可以例如由多晶硅构成。 但是，实施例不受此限制。例如，第一栅极180可以例如由金属、金属与多晶硅的组合、或其他导电材料构成。第一栅极绝缘层133可以形成在第一栅极180下面，以将第一栅极180 与衬底10电隔离。可以放置第一隔离区130，以提供第一栅极180与N型第一漏区170之间的分隔， 例如使得第一栅极180可以通过第一隔离区130与N型第一漏区170隔开。第一隔离区 130可以例如采用浅沟槽隔离(STI)工艺形成。但是，实施例不受此限制。例如，第一隔离区130可以采用硅局部氧化(LOCOS)工艺形成。当例如高电压施加到N型第一漏区170上时，可以减小和/或防止半导体器件可靠性劣化的可能性。例如，可以减小和/或防止由于在N型第一漏区170和第一栅极180的边缘之间形成的高电场所导致的半导体器件可靠性劣化的可能性。N型第一源区160可以形成在第一栅极180的一侧。在N型第一源区160上可以形成硅化物层(未显示)，以例如减小N型第一源区160和源电极之间的电阻。第一栅极 180可以与N型第一源区160的一部分交叠。N型第一漏区170可以形成为与第一栅极180 的相对侧隔开。在N型第一漏区170上可以形成硅化物层(未显示)，以例如减小N型第一漏区170和漏电极之间的电阻。P型第一本体区151可以形成在第一栅极180的一侧。例如，P型第一本体区151 可以形成在N型第一源区160下面。P型第一本体区151可以形成为包围N型第一源区160。 P型第一本体区151可以具有比N型第一源区160和N型第一漏区170的掺杂浓度低的掺杂浓度，例如，P型第一本体区151可以是轻度掺杂体。掺杂浓度例如是掺杂(或注入)到每个区中的杂质的浓度。P型第一本体触点区152可以形成在P型第一本体区151中。P型第一本体触点区152可以在N型第一源区160附近和/或与N型第一源区160邻接。P型第一本体区151 的一部分可以布置在P型第一本体触点区152和N型第一源区160之间。P型第一本体触点区152的深度可以与N型第一源区160的深度相对应，例如，P型第一本体触点区152和 N型第一源区160都可以形成为在P型第一本体区151中具有预定深度。
N型第一漂移区120可以形成在衬底10中，以例如从P型第一本体区151延伸到 N型第一漏区170。N型第一漂移区120可以形成为包围第一隔离区130和N型第一漏区 170。N型第一漂移区120可以形成在N型外延层200上，并与P型第一深阱140隔开。N型第一漂移区120可以具有与N型外延层200相同的导电类型。N型第一漂移区120可以具有比N型第一漏区170和P型第一本体区151的掺杂浓度低的掺杂浓度。因此，当向N型第一源区160和N型第一漏区170施加反向偏置时，可以更容易的在衬底10的水平方向上在P型第一本体区151和N型第一漏区170之间的区(例如N型第一漂移区120和N型外延层200中的至少一个)中形成耗尽区。不受限于上述理论，如果N型第一漂移区120比N型外延层200具有更高的掺杂浓度，在N型第一源区160和N型第一漏区170上施加比阈值电压高的电压，这允许电流在 N型第一漂移区120中比N型外延层200中流动得更流畅。因此，如果在N型第一源区160 和N型第一漏区170上施加比阈值电压高的电压，电流可以通过使用了 N型第一漂移区120 的电流路径，更容易地从N型第一源区160流向第一漏区170。这样，可以降低半导体器件的导通电阻。不受限于上述理论，如果在P型第一本体区151和N型第一漏区170之间形成具有足够低的掺杂浓度的N型外延层200、以及比N型外延层200具有稍高一点的掺杂浓度的 N型第一漂移区120，则可以容易地在半导体器件导通之前在P型第一本体区151和N型第一漏区170之间形成耗尽区。这样，一旦半导体器件导通，则通过例如提供使用了 N型第一漂移区120的电流路径，可以提高阈值电压和/或降低导通电阻。P型第一深阱140可以布置在N型第一漂移区120和N型第一埋层110之间。P 型第一深阱140可以连接到(例如实际地接触)P型第一本体区151，例如可以直接在P型第一本体区151下面。这样，P型第一深阱140可以利用例如源电压在半导体器件中形成垂直电场。根据示例性实施例，可以在P型第一本体区151和N型第一漏区170之间的区域处(例如在N型第一漂移区120和N型外延层200中)形成水平和垂直电场。从而，可以减小表面场(RESURF)效应。可以在交叉方向上形成水平和垂直电场。例如，P型第一深讲 140可以在P型第一本体区151和N型第一漏区170之间的区中垂直地形成耗尽区。此外， 通过垂直形成的耗尽区，可以对P型第一本体区151和N型第一漏区170之间的水平耗尽区进行优化，例如可以更有效的形成该耗尽区。因此，在P型第一本体区151和N型第一漏区170之间的区中完全形成耗尽区的情况下，阈值电压可以更少的受到在P型第一本体区 151和N型第一漏区170之间的区的掺杂浓度的影响。相应地，例如可以降低(例如，从效果上看降低)导通电阻，同时提高半导体器件的击穿电压。如上所述，N型第一埋层110可以具有比N型第一漂移区120和N型外延层200 的掺杂浓度高的掺杂浓度，从而例如可以更容易地在P型第一本体区151和N型第一漏区 170之间的区中在垂直方向上形成耗尽区。P型绝缘层300可以在第一区I中形成的第一 LDMOS器件I和在第二区II中形成的ESD保护器件2之间形成。P型绝缘层300可以形成在第一区I和第二区II这两个区中，例如与第一 LDMOS器件I和ESD保护器件2邻接。P型埋层301可以在第一区I中形成的N型第一埋层110和在第二区II中形成的N型第二埋层210之间形成。P型埋层301可以在P型绝缘层300下面，例如直接在其下面。将描述形成在第二区II中的ESD保护器件2。ESD保护器件2可以包括双极晶体管区IV和/或第二 LDMOS器件区V。例如，双极晶体管区IV可以与第二区II中的LDMOS 器件区V邻接。双极晶体管3的元件，例如图I所示，可以形成在双极晶体管区IV中。第二 LDMOS器件4的元件，例如图I所示，可以形成在第二 LDMOS器件区V中。与第一 LDMOS器件I类似，第二 LDMOS器件区V可以包括下述的多个组合第二栅极280、第二栅极绝缘层233、N型第二漂移区220、第二隔离区230、N型第二漏区270、P型第二本体区251、P型第二本体触点区252、N型外延层200、P型第二深阱240以及N型第二埋层210。与第一区I不同，第二 LDMOS器件区V可以不包括，例如可以排除，N型源区。 第二 LDMOS器件区V的各个组件可以与第一区I中的组件实质上相同和/或类似。因此， 将省略第二 LDMOS器件区V的各个组件的重复详细描述。双极晶体管区IV可以形成在第二 LDMOS器件区V的P型第二本体区251的一侧。 例如，双极晶体管区IV可以形成在第二 LDMOS器件区V的P型第二本体区251和P型绝缘层300之间。双极晶体管区IV可以包括N型发射区290、P型基极区295以及N型外延层 200。N型外延层200可以形成在P型基极区295和N型发射区290下面。N型发射区290可以例如通过P型基极区295与P型第二本体区251隔开。P型基极区295可以形成在N型发射区290下面以包围N型发射区290，例如，P型基极区295 的一部分可以在N型发射区290下面。P型基极区295和P型第二本体区251可以彼此接触，例如P型基极区295和P型第二本体区251的侧边可以邻接布置。P型基极区295的掺杂浓度可以比P型第二深阱240的掺杂浓度高，以及比P型第二本体区251的掺杂浓度低。P型基极区295和P型第二深阱240可以形成为彼此不交叠，即具有非交叠关系。从例如衬底10的顶面到P型基极区295的底面之间的深度可以小于从例如衬底10的顶面到P型第二本体区251的底面之间的深度。从衬底10的底面到P 型基极区295的底面之间的高度可以大于从衬底10的底面到P型第二本体区251的底面之间的高度。根据示例性实施例，P型基极区295可以作为例如图I中的双极晶体管3的基极，并且，通过例如降低P型基极区295的掺杂浓度以及减小结深度，可以提高ESD保护器件2的电流能力。参照图I和图3，N型第一源区160、N型第一漏区170和第一栅极180可以分别是第一 LDMOS器件I的源极、漏极和栅极。N型发射区290、P型基极区295和N型第二漏区 270可以分别是双极晶体管3的发射极、基极和集电极。N型第二漏区270和第二栅极280 可以分别是第二 LDMOS器件4的漏极和栅极。第一 LDMOS器件I的漏极可以连接到输出焊盘(未显示)。第一 LDMOS器件I的栅极可以连接到驱动电路(未显示)。第一 LDMOS器件I的源极可以连接到地电压(未显示)。第一 LDMOS器件I和ESD保护器件2可以在输出焊盘和地电压之间彼此并联连接。 第二 LDMOS器件4的漏极可以例如通过输出焊盘连接到电源电压。第一 LDMOS器件4的栅极可以连接到本体区。可选地，第二 LDMOS器件4的栅极可以连接到地电压。双极晶体管 3的发射极可以连接到地电压。在图I中，Rl表示P型第二本体区251的电阻。可选地，Rl表示额外提供以例如降低双极晶体管3的导通电流的外部多晶硅电阻器(poly resistor)。外部多晶硅电阻器可以例如由用于形成第二 LDMOS器件4的第二栅极280的多晶硅形成。外部多晶硅电阻器可以是例如提供为无源元件的电阻器。参照图1-3，ESD保护器件2的击穿电压(BV)可以比半导体器件的工作电压高。 ESD保护器件2的击穿电压(BV)低于输出端口的第一 LDMOS器件I的击穿电压。例如，第二 LDMOS器件4的击穿电压等于或低于第一 LDMOS器件I的击穿电压(BV)。ESD保护器件2的击穿电压可以在第二 LDMOS器件4处生成。根据示例性实施例， 如果第一 LDMOS器件I和第二 LDMOS器件4都由LDMOS器件形成，则可以同样的机制生成它们的击穿电压。因此，如果半导体器件设计为使得第二 LDMOS器件4的击穿电压低于第
一LDMOS器件I的击穿电压，则第二 LDMOS器件4的击穿电压可以始终低于第一 LDMOS器件I的击穿电压。相应地，ESD保护器件2的击穿电压可以始终保持为低于第一 LDMOS器件I的击穿电压。这样，可以减少和/或阻止例如由静电放电引起的故障的可能性。此外， 如果ESD保护器件2包括双极晶体管3，即使第二 LDMOS器件4的击穿电压等于第一 LDMOS 器件I的击穿电压，ESD保护器件2的击穿电压也可以始终低于第一 LDMOS器件I的击穿电压。因此，即使第二 LDMOS器件4的击穿电压等于第一 LDMOS器件I的击穿电压，也可以减少和/或阻止例如由静电放电引起的故障的可能性。根据示例性实施例，第二 LDMOS器件区V的第二隔离区230的长度L2可以形成为等于或小于第一 LDMOS器件I的第一隔离区130的长度LI，以例如将半导体器件设计为使得第二 LDMOS器件4的击穿电压等于或低于第一 LDMOS器件I的击穿电压。第一和第二隔离区130、230的长度L1、L2分别是指在与从P型第一本体区151和P型第二本体区251延伸到N型第一漏区170和N型第二漏区270的方向相同的方向上的长度。例如，第一隔离区130可以布置为使得相比于第二栅极280，第一栅极180以相同或者更大的距离隔开，以及使得N型第二漏区270通过第二隔离区230被隔开。参照图1-3，下面描述在存在静电放电事件时半导体器件的操作。如果产生静电放电，第一 LDMOS器件I和第二 LDMOS器件4的漏极电压会增大。根据示例性实施例，如果第
二LDMOS器件4的击穿电压等于或低于第一 LDMOS器件I的击穿电压，击穿会发生在第二 LDMOS器件4上而不会发生在第一 LDMOS器件I上。如果击穿发生在第二 LDMOS器件4上，由碰撞电离引起的电流在第二 LDMOS器件4 中流过。相应地，该电流流向第二 LDMOS器件4的P型第二本体触点区252，然后流回到电阻器R1。因此，电阻器Rl上产生电压降。如果电阻器Rl的电压等于或大于双极晶体管3 的导通电压，双极晶体管3操作，使得由于静电放电产生的电流在双极晶体管3中流动。因此，在输出端口中的第一 LDMOS器件I得到保护。根据示例性实施例，如果ESD保护器件2包括与输出端口中的第一 LDMOS器件I 具有相同和/或类似配置的第二 LDMOS器件4，当产生静电放电时，以实质上相同的机制在第一 LDMOS器件I和ESD保护器件2处产生击穿。结果，即使产生工艺分散(process dispersion) ,ESD保护器件2的击穿电压也总是低于第一 LDMOS器件I的击穿电压。因此, 可以保护第一 LDMOS器件免受静电放电。下面将参照图4描述根据另一示例性实施例的半导体器件。图4示出了根据另一示例性实施例的半导体器件的横截面图。图4中所示的半导体器件的示例性等效电路基本上与图I的相同或类似。在图4中，与图1-3中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图4，根据示例性实施例的半导体器件包括使第二 LDMOS器件4的击穿电压等于或低于第一 LDMOS器件I的击穿电压的可选示例性设计方案。根据示例性实施例，可以使第二隔离区230与P型第二深阱240之间的交叠长度02等于或大于在第一隔离区130和 P型第一深阱140之间的交叠长度01。例如，第二隔离区230在第一方向上与下面的P型第二深阱240交叠的长度可以比第一隔离区130在第一方向上与下面的P型第一深阱140 交叠的长度长。下面将参照图5描述根据另一示例性实施例的半导体器件。图5示出了根据另一示例性实施例的半导体器件的横截面图。图5中所示的半导体器件的示例性等效电路可以基本上与图I的相同或类似。在图5中，与图1-4中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图5，与图2中所示半导体器件不同，根据本示例性实施例的半导体器件可以包括P型第二深阱240的与P型基极区295交叠的预定部分。P型第二深阱240可以与P 型基极区295的局部部分交叠。例如，P型第二深阱240可以仅仅与P型第二深阱240的包围N型发射区290的横向侧的一侧交叠。如果P型第二深阱240与P型基极区295的所有部分交叠，则双极晶体管3的电流能力会降低。因此，P型第二深阱240可以不与P型基极区295的所有部分交叠。下面将参照图6描述根据另一示例性实施例的半导体器件。图6示出了根据所述示例性实施例的半导体器件的横截面图。图6中所示的半导体器件的示例性等效电路基本上与图I的相同或类似。在图6中，与图1-5中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图6，与图2所示半导体器件不同，P型第二本体区251可以形成为包围N型发射区290，而例如不形成P型基极区295。在这种情况中，P型第二本体区251可以包围 N型发射区290和P型第二本体触点区252两者。根据示例性实施例，P型第二本体区251 的掺杂浓度可以比P型第二深阱240的掺杂浓度高。P型第二本体区251可以包括与P型第二深阱240接触的第一部分(例如在P型第二本体触点区252下面的部分)、以及与P型第二深阱240没有接触关系的第二部分(例如在N型发射区290下面的部分)。下面将参照图7描述根据另一示例性实施例的半导体器件。图7示例性示出了根据另一示例性实施例的半导体器件的横截面图。图7中所示的半导体器件的等效电路与图 I的相同或实质上类似。在图7中，与图1-6中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图7，与图2所示半导体器件不同，在该半导体器件中，第二 LDMOS器件区V可以包括形成在第二栅极280 —侧的N型第二源区260。因此，在第二 LDMOS器件区V中的第
二LDMOS器件4可以由例如LDMOS晶体管构成。如果ESD保护器件2包括双极晶体管3，即使第二 LDMOS器件4由LDMOS晶体管构成，在静电放电的情况下电流也可以流至双极晶体管3。下面将参照图8-10描述根据另一示例性实施例的半导体器件。在根据该示例性实施例的半导体器件中，ESD保护器件例如包括可控娃整流器(silicon controlled rectifier, SCR)。图8示出了根据示例性实施例的半导体器件的等效电路图，图9示出了图8中所示的半导体器件的横截面图，以及图10示出了图8所示等效电路图合并到图9的横截面图中。参照图8和图9，半导体器件可以包括在输出端口中的第一 LDMOS器件I、以及例如保护输出端口免受静电放电的ESD保护器件5。ESD保护器件5可以包括可控硅整流器 6和第三LDMOS器件7。在本说明书中，可控硅整流器6是指包括PNP双极晶体管8和NPN 双极晶体管9的器件。为了方便说明，图8和图9将第一 LDMOS器件I示出为N型LDMOS晶体管，以及将第二 LDMOS器件7示出为包括N型漏区。但是，实施例不受此限制。例如，本领域技术人员应该理解，第一 LDMOS器件I可以是P型LDMOS晶体管，第三LDMOS器件7可以包括P型漏区。这样根据示例性实施例，N型和P型可以互换。参照图9，衬底10可以包括第一区I和第三区III，在第一区I中例如形成有输出端口的第一 LDMOS器件I，在第三区III中例如形成有ESD保护器件5。形成在第一区I中的第一 LDMOS器件I可以实质上与图2中所示的第一 LDMOS器件I相同或类似。因此，省略对其的详细描述。下文中将描述形成在第三区III中的ESD保护器件5。第三栅极480可以形成在 N型第三漂移区420和第三隔离区430的部分上。第三栅极绝缘层433可以形成在第三栅极480下面。P型第三本体区451可以形成在第三栅极480的一侧。P型第三本体触点区452 可以形成在P型第三本体区451中，例如与第三栅极绝缘层433邻接。第三栅极480可以与P型第三本体触点区452交叠。N型第三漏区470可以形成在第三栅极480的另一侧，例如第三栅极480的相对侧。可以在N型第三漏区470上施加漏极电压。N型杂质区491和P型发射区493可以顺序地形成在第三隔离区430和N型第三漏区470之间。例如，当由于施加到N型第三漏区 470上的漏极电压导致在P型第三深阱440和N型外延层200之间形成的耗尽区延伸到P 型发射区493时，N型杂质区491可以减少击穿电流流动的可能性，和/或防止击穿电流流动。N型第三漂移区420可以从衬底10中的P型第三本体区451延伸到N型第三漏区 470。例如，N型第三漂移区420可以形成为包围第三隔离区430、N型杂质区491、P型发射区493和N型第三漏区470。N型第三漂移区420可以与P型第三深阱440隔开，并且形成在N型外延层200上。P型第三深阱440可以布置在N型第三漂移区420和N型第三埋层410之间。P 型第三深阱440可以实质上与P型第三本体区451接触，例如P型第三本体区451的实质上整个底面可以与P型第三深阱440直接接触。N型发射区490和P型基极区495可以形成在N型发射区490下面。P型基极区 495可以包围N型发射区490。N型发射区490可以形成在P型第三本体区451和P型绝缘层300之间。如上所述，在根据图1-3中所示的前述实施例的半导体器件中，P型基极区 495和P型第三深阱440可以形成为彼此不交叠，即非交叠关系。从衬底10的顶面到P型基极区495的底面之间的深度可以小于从衬底10的顶面到P型第三本体区451的底面之间的深度。从衬底10的底面到P型基极区495的底面之间的高度可以大于从衬底10的底
15面到P型第三本体区451的底面之间的高度。P型基极区495和P型第三本体区451可以彼此接触，例如处于邻接关系。P型基极区495可以作为双极晶体管的基极，并且，通过降低 P型基极区495的掺杂浓度以及减小结深度，可以提高ESD保护器件5的电流能力。参照图8和图10，N型第一源区160、N型第一漏区170和第一栅极180区域可以分别是第一 LDMOS器件I的源极、漏极和栅极。N型第三漏区470和第三栅极480可以分别是第三LDMOS器件7的漏极和栅极。P型发射区493、N型外延层200和P型第三本体触点区452可以分别是PNP双极晶体管8的发射极、基极和集电极。N型发射区490、P型基极区495和N型第三漏区470可以分别是NPN双极晶体管9的发射极、基极和集电极。在图8中，R2表示电阻器，例如连接到P型第二本体区452的外部多晶硅电阻器。 外部多晶硅电阻器可以例如由形成第三栅极480的多晶硅形成。外部多晶硅电阻器可以是作为例如无源元件而提供的电阻器。R3可以表示例如N型第三漂移区420的电阻器。R4 可以表不例如P型基极区495的电阻器。第三LDMOS器件7的N型第三漏区470和PNP双极晶体管8的P型发射区493可以例如通过输出焊盘连接到电源电压。NPN双极晶体管9的N型发射区490和电阻器R2可以连接到地电压。P型第三本体触点区452、P型第三本体区451和P型基极区495可以相
互连接。参照图8-10，半导体器件可以设计为使得ESD保护器件5的击穿电压高于该半导体器件的工作电压，并低于输出端口中第一 LDMOS器件I的击穿电压。例如，可以使第三 LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压。根据示例性实施例，ESD保护器件5的击穿电压可以在第三LDMOS器件7处生成。 由于第一 LDMOS器件I和第二 LDMOS器件7都由LDMOS器件形成，可以同样的机制产生它们的击穿电压。如果半导体器件设计为使得第三LDMOS器件7的击穿电压低于第一 LDMOS 器件I的击穿电压，则第三LDMOS器件7的击穿电压可以始终低于第一 LDMOS器件I的击穿电压。这样，ESD保护器件5的击穿电压可以始终保持为低于第一 LDMOS器件I的击穿电压。因此，可以减少和/或阻止由静电放电引起的故障的可能性。根据示例性实施例，如果ESD保护器件5包括具有PNP双极晶体管8和NPN双极晶体管9的可控硅整流器6，即使第三LDMOS器件7的击穿电压等于第一 LDMOS器件I的击穿电压，ESD保护器件5的击穿电压也可以始终低于第一 LDMOS器件I的击穿电压。这样， 即使第三LDMOS器件7的击穿电压等于第一 LDMOS器件I的击穿电压，也可以减少和/或阻止由静电放电引起的故障的可能性。根据示例性实施例，第三隔离区430的长度L3可以形成为等于或小于第一 LDMOS 器件I的第一隔离区130的长度LI，以例如设计半导体器件，使得第二 LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压。参照图8-10，下面描述在发生静电放电事件时半导体器件的操作。如果发生静电放电，第一 LDMOS器件I和第三LDMOS器件7的漏极电压会增加。根据示例性实施例，如果第三LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压，击穿会发生在第三LDMOS器件7上而不会发生在第一 LDMOS器件I上。如果击穿发生在第三LDMOS器件7上，由碰撞电离引起的电流会在第三LDMOS器件7中流动。相应地，该电流会在第三LDMOS器件7的P型第二本体触点区452中流动，然后流向电阻器R2。因此，电阻器R2上会产生电压降。如果电阻R2器的电压等于或大于NPN 双极晶体管9的导通电压，则NPN双极晶体管9会工作。如果例如由碰撞电离导致电流持续地增加，则例如由于电阻器R3中流动的电流， 在电阻器R3中会产生电压降。如果电阻R3的电压等于或大于PNP双极晶体管8的导通电压，则PNP双极晶体管8会工作。如果PNP双极晶体管8和NPN双极晶体管9处于工作模式，例如由于正反馈状态，电流快速地增加。这样，由静电放电产生的电流(例如全部电流) 会在PNP双极晶体管8和NPN双极晶体管9中流动，从而保护了在输出端口中的第一 LDMOS 器件I。下文中，将参照图11-14描述根据另一示例性实施例的半导体器件的变型。图 11-14示出了根据示例性实施例的半导体器件变型的横截面图。图11-14中所示的半导体器件的等效电路与图8的实质上相同或类似。在图11-14 中，与图8-10中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图11，半导体器件包括使第三LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压的可选示例性设计方案。第三隔离区430与P型第三深阱440之间的交叠长度03可以形成为等于或大于在第一隔离区130和P型第一深阱140之间的交叠长度01。第一隔离区130具有的长度可以等于或大于第三隔离区430的长度。例如，相比于P型第一深阱140，P型第三深阱440与第三隔离区430的交叠可以占第三隔离区430 长度上的更大部分，例如更大百分比。P型第三深阱440与第三栅极480的交叠可以比P型第一深阱140与第一栅极180的交叠占第三栅极480长度上的更大部分，例如更大百分比。参照图12，P型第三深阱440的预定部分可以与P型基极区495交叠，例如可以仅交叠P型基极区495中包围N型发射区490 —横向侧的那部分。如果P型第三深阱440与 P型基极区495的所有部分交叠，则可控硅整流器6的电流能力会降低。因此，P型第三深阱440不与P型基极区495的所有部分交叠。参照图13，在半导体器件中，P型第二本体区451可以形成为包围N型发射区490， 而不形成例如图9所示的P型基极区495。在这方面，P型第二本体区451可以包围N型发射区490和P型第二本体触点区452 二者。根据示例性实施例，P型第二本体区451的掺杂浓度可以比P型第二深阱440的掺杂浓度高。P型第二本体区451可以包括与P型第二深阱440接触的第一部分(例如在P型第二本体触点区452下面的部分)、以及与P型第二深阱440没有接触关系的第二部分(例如在N型发射区490下面的部分)。参照图14，N型第三源区460可以形成在P型第三本体区451中的第三栅极480 的一侧。相应地，第三LDMOS器件7可以由LDMOS晶体管形成。如果ESD保护器件5包括具有双极晶体管8和9的可控硅整流器6，则即使第三LDMOS器件7由LDMOS晶体管形成， 在静电放电情况下电流也会在可控硅整流器6中流动。下面将参照图15-17描述根据另一示例性实施例的半导体器件。在根据示例性实施例的半导体器件中，ESD保护器件可以包括可控硅整流器，例如如图8-10中所示半导体器件中一样。图15示出了半导体器件的等效电路图，图16示出了图15中所示的半导体器件的横截面图，以及图17示出了图15所示的等效电路图合并到图 16的横截面图中。
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在图15-17中，与图8-10中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。因此，下面主要集中于不同点进行说明。参照图15和16，在ESD保护器件11中，P型发射区493和第四隔离区435可以顺序形成在第三隔离区430和N型第三漏区470之间。N型发射区490可以形成在P型第三本体区451和P型基极区495这两个区中，例如N型发射区490可以在P型第三本体区451 和P型基极区495这两个区上延伸。P型基极触点区497可以形成在N型发射区490的一侧。P型基极触点区497可以形成在P型基极区495中，例如P型基极触点区497可以通过P型基极区495的一部分与N型发射区490隔开。根据示例性实施例，可以不形成连接到P型第三本体触点区452 的外部多晶硅电阻器，即可以排除该电阻器。参照图15和图17, N型第一源区160、N型第一漏区170和第一栅极180可以分别是第一 LDMOS器件I的源极、漏极和栅极。N型第三漏区470和第三栅极480可以分别是第三LDMOS器件7的漏极和栅极。P型发射区493、N型外延层200和P型第三本体触点区452可以分别是PNP双极晶体管8的发射极、基极和集电极。N型发射区490、P型基极区495和N型第三漏区470可以分别是NPN双极晶体管9的发射极、基极和集电极。在图15中，R3可以表示N型第三漂移区420的电阻器。R4可以表示P型基极区 495的电阻器。第三LDMOS器件7的N型第三漏区470和PNP双极晶体管8的P型发射区 493可以例如通过输出焊盘连接到电源电压。NPN双极晶体管9的N型发射区490以及P 型基极触点区497可以连接到地电压。根据示例性实施例，P型第三本体触点区452、P型第三本体区451和P型基极区495可以相互连接。参照图15-17，半导体器件可以设计为使得ESD保护器件11的击穿电压高于该半导体器件的工作电压，并低于输出端口中的第一 LDMOS器件I的击穿电压。例如，该半导体器件可以设计为使得第三LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压。为了使第三LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压， 在另一示例实施例中，第三隔离区430的长度L3可以等于或小于I的第一隔离区130的长度LI。参照图15-17，描述在静电放电情况下半导体器件的操作。根据示例性实施例，如果产生静电放电，第一 LDMOS器件I和第三LDMOS器件7的漏极电压会增加。如果第三LDMOS 器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压，击穿会发生在第三LDMOS器件7上而不会发生在第一 LDMOS器件I上。如果击穿发生在第三LDMOS器件7上，例如由碰撞电离引起的电流会在第三LDMOS 器件7中流动。该电流会在第三LDMOS器件7的P型第三本体触点区452中流动，然后流向电阻器R4。这样，在电阻器R4中会产生电压降。如果电阻器R4的电压等于或大于NPN 双极晶体管9的导通电压，则NPN双极晶体管9会工作。如果例如由碰撞电离导致电流持续地增加，例如由于在电阻器R3中流经的电流， 在电阻器R3中会产生电压降。如果电阻器R3的电压等于或大于PNP双极晶体管8的导通电压，则PNP双极晶体管8会工作。如果PNP双极晶体管8和NPN双极晶体管9处于工作模式，例如由于正反馈状态，电流快速地增加。因此，由静电放电产生的电流(例如全部电流)会在PNP双极晶体管8和NPN双极晶体管9中流动。因此，在输出端口中的第一 LDMOS 器件I得到保护。下面将参照图18-21描述图16中所示半导体器件的示例性变型。图18_21示出了图16中所示半导体器件变型例的横截面图。图18-21中所示的半导体器件的等效电路与图15的实质上相同或类似。在图18-21中，与图15-17中实质上相同的功能部件采用相同的附图标记表示，并省略与其有关的详细描述。参照图18，半导体器件包括使第三LDMOS器件7的击穿电压等于或低于第一 LDMOS器件I的击穿电压的可选示例性设计方案。例如，第三隔离区430与P型第三深阱 440之间的交叠长度03可以形成为等于或大于在第一隔离区130和P型第一深阱140之间的交叠长度01。参照图19，P型第三深阱440的预定部分可以与P型基极区495交叠。如果P型第三深阱440与P型基极区495的所有部分交叠，则可控硅整流器6的电流能力会降低。因此，P型第三深阱440不与P型基极区495的所有部分交叠。参照图20，P型第三本体区451可以形成为包围N型发射区490，而不形成例如图 16所示的P型基极区495。根据示例性实施例,例如图16所示的P型基极触点区497不形成在半导体器件中，例如可以排除在外。参照图21，N型第三源区460可以形成在P型第三本体区451中第三栅极480的一侧。相应地，第三LDMOS器件7可以由LDMOS晶体管形成。如果ESD保护器件11包括具有双极晶体管8和9的可控硅整流器6，则即使第三LDMOS器件7由LDMOS晶体管形成，在静电放电情况下电流也会在可控硅整流器6中流动。下面参照图2和22-29描述制造半导体器件的示例性方法。图22_29示出了描述根据示例性实施例的半导体器件制造方法中的中间工艺阶段中结构的横截面图。参照图22，N型第一埋层110和N型第二埋层210形成在P型体衬底100中。例如，其中定义了多个区域的掩模图案(未显示)可以形成在P型体衬底100上。掩模图案中的区域可以是用于形成N型第一埋层110和N型第二埋层210的潜在区域。然后，通过掩模图案可以将N型杂质注入到P型体衬底100上。然后，可以去除掩模图案，并在P型体衬底100中形成N型第一埋层110和N型第二埋层210。接着，可以在P型体衬底100中在N型第一埋层110和N型第二埋层210之间形成P型埋层301。例如，可以在P型体衬底100上形成其中定义有区域的掩模图案(未显示)，并且该区域可以是形成P型埋层301的潜在区域。然后，将P型杂质注入到P型体衬底100上，去除掩模图案，形成P型埋层301。参照图23，N型外延层200可以形成在P型体衬底100上。例如，可以通过例如选择性外延生长(SEG)或固相外延(SPE)来形成N型外延层200。接着，N型外延层300可以形成在第一区I和第二区II的边界区域中。P型绝缘层300可以通过例如离子注入和P型杂质扩散形成。为了减少掩模数量，可以在形成例如图24的P型深阱140和240或在形成例如图27的P型基极区295时形成P型绝缘层300。参照图24，可以在N型外延层200中形成P型第一深阱140和P型第二深阱240。 例如，可以在N型外延层200上形成其中定义有区域的掩模(未显示)，这些区域是用于形成P型第一深阱140和P型第二深阱240的潜在区域。然后，可以在衬底10中N型第一埋层110和N型第二埋层210的顶部上注入P型杂质，去除掩模图案，形成P型第一深阱140 和P型第二深阱240。形成P型第一深阱140和P型第二深阱240的P型杂质的掺杂浓度在大约IXlO15到大约5X1016个原子/立方厘米(atom/cm3)的范围内。该P型杂质浓度可以在更窄的范围内，该范围包括但不限制于例如大约2X IO15到大约4X IO16个原子/立方厘米，大约3 X IO15到大约3 X IO16个原子/立方厘米，大约9 X IO15到大约I X IO16个原子/立方厘米，等等。参照图25，可以在N型外延层200上形成N型第一漂移区120和N型第二漂移区 220。例如，可以在N型外延层200上形成其中定义有区域的掩模(未显示)，这些区域是用于形成N型第一漂移区120和N型第二漂移区220的潜在区域。然后，可以在N型外延层 200上注入N型杂质，去除掩模图案，形成N型第一漂移区120和N型第二漂移区220。形成N型第一漂移区120和N型第二漂移区220的N型杂质的掺杂浓度可以在大约5 X IO15 到大约7 X IO16个原子/立方厘米的范围内。该N型杂质浓度可以在更窄的范围内，该范围包括但不限制于例如大约7X IO15到大约6X IO16个原子/立方厘米，大约9X IO15到大约 5 X IO16个原子/立方厘米，大约2 X IO16到大约7 X IO16个原子/立方厘米，等等。参照图26，可以分别在N型第一漂移区120和N型第二漂移区220上形成第一隔离区130和第二隔离区230。第一和第二隔离区130和230可以例如采用浅沟槽隔离(STI) 工艺形成。但是，实施例不受此限制。例如，第一和第二隔离区130和230可以采用例如硅的局部氧化(LOCOS)工艺形成。为了制造图2中所示的半导体器件，可以使第一隔离区130 的长度等于或大于第二隔离区230的长度。参照图27，可以在第二区II中在P型绝缘层300和N型第二漂移区220之间形成P型基极区295。例如，可以在N型外延层200上形成其中定义有区域的掩模图案(未显示)，并且该区域可以是形成P型基极区295的潜在区域。然后，将P型杂质注入到衬底10 中，去除掩模图案，形成P型基极区295。在示例性实施例中，半导体器件形成在其上具有 CMOS器件的衬底10上，可以在形成该CMOS器件的P型阱的同时形成所述P型基极区295。 形成P型基极区295的N型杂质的掺杂浓度可以在大约I X IO16到大约5 X IO17个原子/立方厘米的范围内。该N型杂质的浓度可以在更窄的范围内，该范围包括但不限制于例如大约2 X IO16到大约4 X IO17个原子/立方厘米，大约5 X IO16到大约I X IO17个原子/立方厘米，大约9 X IO16到大约3 X IO17个原子/立方厘米，等等。参照图28，可以在N型第一漂移区120和第一隔离区130上形成第一栅极绝缘层 133和第一栅极180。可以在N型第二漂移区220和第二隔离区230上形成第二栅极绝缘层233和第二栅极280。例如，可以在衬底10上顺序地堆叠由例如氧化硅形成的前置栅极绝缘层和由例如多晶硅形成的前置栅极(pre-gate)。接着，对前置栅极绝缘层和前置栅极进行构图以分别形成第一栅极绝缘层133和第一栅极180、以及第二栅极绝缘层233和第二栅极280。参照图29，P型第一本体区151可以形成在第一栅极180的一侧，P型第二本体区 251可以形成在第二栅极280的一侧。例如，可以形成其中定义有区域的掩模(未显示)，这些区域是用于形成P型第一本体区151和P型第二本体区251的潜在区域。然后，可以在衬底10中注入P型杂质，去除掩模图案，形成P型第一本体区151和P型第二本体区251。 形成P型第一本体区151和P型第二本体区251的P型杂质的掺杂浓度在大约5X IO16到大约8 X IO17个原子/立方厘米的范围内。P型杂质的浓度可以在更窄的范围内，该范围包括但不限制于例如大约6 X IO16到大约7 X IO17个原子/立方厘米，大约9 X IO16到大约4X IO17 个原子/立方厘米，大约I X IO17到大约3 X IO17个原子/立方厘米，等等。再次参照图2，可以在衬底10中注入P型杂质，以在P型第一本体区151中形成 P型第一本体触点区125，以及在P型第二本体区251中形成P型第二本体触点区252。然后，可以注入N型杂质以形成N型第一源区160、N型第一漏区170、N型发射区290和N型第二漏区270。本领域技术人员可以根据图22-29中所描述的示例性方法推导出根据其他示例性实施例的制造半导体器件的方法。例如，下面将着重描述其他示例性实施例的制造方法之间的不同点。在图4所示半导体器件的制造方法中，第二隔离区230与P型第二深阱240之间的交叠长度02可以等于或大于在第一隔离区130和P型第一深阱140之间的交叠长度01。在图5所示的半导体器件的制造方法中，P型第二深阱240的预定部分可以与P型基极区295交叠。在图6所示的半导体器件的制造方法中，可以省略图27所示P型基极区295的形成步骤，以及P型第二本体区251可以形成为包围N型发射区290。在图7所示的半导体器件的制造方法中，可以在例如形成N型第一源区160、N型第一漏区170，N型发射区290和N型第二漏区270的步骤期间在衬底10中注入N型杂质以形成N型第二源区260。在图9所示的半导体器件的制造方法中，可以在例如形成P型第一本体触点区152 和P型第三本体触点区452的步骤期间在衬底10中注入P型杂质以形成P型发射区493。 此外，可以在例如形成N型第一源区160、N型第一漏区170、N型发射区490和N型第二漏区470的步骤期间在衬底10中注入N型杂质以形成N型杂质区491。本领域技术人员可以根据图22-29中所描述的示例性方法，并考虑有关图4_7的上述描述，推导出根据其他示例性实施例的制造半导体器件的方法。例如，可以推导出根据图11-14所示的示例性实施例的半导体器件的制造方法。在图16所示的半导体器件的示例性制造方法中，可以在形成第一隔离区130和第三隔离区430时形成第四隔离区435。此外，可以在例如形成P型第一本体触点区152和P 型第三本体触点区452的步骤期间在衬底10中注入P型杂质，以形成P型发射区493和P 型基极触点区497。本领域技术人员可以根据图22-29中所描述的示例性方法，并考虑有关图18_21 的上述描述，推导出根据所示实施例的半导体器件的制造方法。在半导体器件的示例性制造方法中，如果将LDMOS器件提供在输出端口和ESD保护器件中，则可以利用相同的掩模制造LDMOS器件。可以使ESD保护器件中LDMOS器件的击穿电压等于或低于输出端口中LDMOS器件的击穿电压。这样，即使发生工艺分散，也可以使得ESD保护器件中LDMOS器件的击穿电压例如始终保持等于或低于输出端口中LDMOS器件的击穿电压。相应地，根据示例性实施例，ESD保护器件的击穿电压可以始终低于输出端口的击穿电压。通过总结和回顾，由CMOS技术制造的半导体集成电路(IC)器件可能很敏感地受到静电放电所引起的高电压和/或高电流的影响，静电放电例如是由于与电荷携带对象 (例如人体)接触而产生的。例如，当IC芯片中引发高电压或高电流时，该IC不会正常工作，这是例如因为绝缘层可能受到损坏或击穿，和/或因为沟道可能被静电放电的瞬时电力短路。相反，在本发明实施例涉及如下半导体IC器件，该半导体IC器件包括在输入/输出电路中设置的静电放电保护电路，以例如预先执行放电操作，从而减少和/或阻止高电压或高电流引入到半导体IC器件的内部器件中的可能性和/或发生。进一步，本发明实施例涉及半导体IC器件及其制造方法，包括静电放电保护器件，该静电放电保护器件在即使出现工艺分散时也具有比输出端口的击穿电压低的击穿电压。本文中描述的实施例还通过理想示意图的方式涉及到示例性实施例的平面图和/ 或横截面图。因此，可以依据制造技术和/或容差对这些示例性视图进行修改。因此，这些实施例不限于这些视图中所显示的内容，而是可以包括基于制造工艺对形成的结构进行的变型。因此，附图中例示的区域的性质是示意性的，并且图中显示的区域形状仅仅是例示这些实施例的区域的具体形状，而不会限制这些实施例的各个方面。本文中使用的术语仅用于描述具体实施例，而不试图限制这些实施例。本文中所使用的单数形式“一”、“一个”等也旨在包括复数形式，除非上下文另外明确的指出。还应该进一步理解，本说明书中使用的术语“包括”和/或“由...构成”特指存在所述的特征、整数、步骤、操作、元件和/或部件，而不排除存在或增加一个或多个其他的特征、整数、步骤、 操作、元件、部件和/或他们的组合。除非另外定义，本文中使用的所有术语(包括技术和科学术语)具有与本发明所属领域中普通技术人员的通常理解相同的含义。还应该理解，术语，例如在常用字典中定义的那些术语，应解释为其含义与相关领域和本发明的上下文中他们的含义一致，而不应解释为理想化或过于形式的意义，除非本文中明确地这样定义。虽然已经在本文中描述了示例性实施例，并使用了一些特定术语，但他们仅仅使用并解释为广义和描述性的含义，而不旨在构成限制。在有些情况中，本申请提交的技术领域中的普通技术人员会明白，与特定实施例一起描述的特征、特性和/或元件可以单独的使用，或者与其他实施例中描述的特征、特性和/或元件一起组合使用，除非另外特别指出。因此，本领域技术人员应该理解，在不偏离权利要求所阐述的本发明精神和范围情况下，可以在形式和细节上进行多种改变。
权利要求
1.一种半导体器件,包括输出端口，包括第一横向双扩散金属氧化物半导体LDMOS器件；以及静电放电保护器件，包括第二 LDMOS器件和双极晶体管，该静电放电保护器件保护所述输出端口免受静电放电，第二 LDMOS器件的击穿电压等于或低于第一 LDMOS器件的击穿电压。
2.根据权利要求I所述的半导体器件，其中第一LDMOS器件包括在衬底上的第一栅极，在第一栅极一侧的第一源区，所述第一源区具有第一导电类型，第一本体区，在所述第一源区下面并包围所述第一源区，该第一本体区具有第二导电类型，所述第二导电类型与所述第一导电类型不同，在第一本体区中的第一本体触点区，该第一本体触点区具有第二导电类型，在第一栅极另一侧的第一漏区，所述第一漏区具有第一导电类型，在衬底中并在第一源区和第一漏区之间的第一隔离区，该第一隔离区与第一栅极的一部分交叠，在第一本体区下面的第一深阱，该第一深阱具有第二导电类型，在第一深阱下面的第一埋层，该第一埋层具有第一导电类型。
3.根据权利要求2所述的半导体器件，其中所述第二LDMOS器件包括在衬底上的第二栅极，在第二栅极一侧的第二本体区，所述第二本体区具有第二导电类型，在第二本体区中的第二本体触点区，该第二本体触点区具有第二导电类型，在第二栅极另一侧的第二漏区，所述第二漏区具有第一导电类型，在衬底中并在第二本体区和第二漏区之间的第二隔离区，该第二隔离区与第二栅极的一部分交叠，在第二本体区下面的第二深阱，该第二深阱具有第二导电类型，和在第二深阱下面的第二埋层，该第二埋层具有第一导电类型。
4.根据权利要求3所述的半导体器件，其中所述第二LDMOS器件包括在第二本体区中的第二源区，该第二源区具有第一导电类型。
5.根据权利要求3所述的半导体器件，其中所述双极晶体管包括与第二本体区隔开的发射区，该发射区具有第一导电类型，基极区，在发射区下面并包围该发射区，该基极区具有第二导电类型，以及第二漏区。
6.根据权利要求5所述的半导体器件，其中所述双极晶体管包括在基极区下面的外延层。
7.根据权利要求5所述的半导体器件，其中基极区与第二深阱之间是非交叠关系。
8.根据权利要求5所述的半导体器件，其中基极区的掺杂浓度高于第二深阱的掺杂浓度并低于第二本体区的掺杂浓度。
9.根据权利要求5所述的半导体器件，其中从衬底的底面到基极区的底面的第一距离大于从衬底的底面到第二本体区的底面的第二距离。
10.根据权利要求5所述的半导体器件，其中第一 LDMOS器件包括在第一隔离区和第一漏区下面并包围该第一隔离区和第一漏区的第一漂移区，该第一漂移区具有第一导电类型，和第二 LDMOS器件包括在第二隔离区和第二漏区下面并包围该第二隔离区和第二漏区的第二漂移区，该第二漂移区具有第一导电类型。
11.根据权利要求5所述的半导体器件，其中第二隔离区的长度等于或小于第一隔离区的长度。
12.根据权利要求5所述的半导体器件，其中第二隔离区和第二深阱之间的第二交叠长度等于或大于第一隔离区和第一深阱之间的第一交叠长度。
13.根据权利要求5所述的半导体器件，其中基极区的一部分与第二深阱的一部分相互交叠。
14.根据权利要求13所述的半导体器件，其中基极区的实质上整个区域与第二深阱之间是非交叠关系。
15.根据权利要求3所述的半导体器件，其中所述双极晶体管包括在第二本体区中的发射区，该发射区具有第一导电类型，包围所述发射区的第二本体区，和第二漏区。
16.—种半导体器件,包括输出端口，包括第一横向双扩散金属氧化物半导体LDMOS器件；以及静电放电保护器件，包括第二 LDMOS器件和可控硅整流器，该静电放电保护器件保护所述输出端口免受静电放电，第二 LDMOS器件的击穿电压等于或低于第一 LDMOS器件的击穿电压。
17.根据权利要求16所述的半导体器件，其中可控硅整流器包括NPN双极晶体管和 PNP双极晶体管。
18.根据权利要求17所述的半导体器件，其中第一LDMOS器件包括在衬底上的第一栅极，在第一栅极一侧的第一源区，所述第一源区具有第一导电类型，第一本体区，在所述第一源区下面并包围所述第一源区，该第一本体区具有第二导电类型，所述第二导电类型与所述第一导电类型不同，在第一本体区中的第一本体触点区，该第一本体触点区具有第二导电类型，在第一栅极另一侧的第一漏区，所述第一漏区具有第一导电类型，在衬底中并在第一源区和第一漏区之间的第一隔离区，该第一隔离区与第一栅极的一部分交叠，在第一本体区下面的第一深阱，该第一深阱具有第二导电类型，和在第一深阱下面的第一埋层，该第一埋层具有第一导电类型。
19.根据权利要求18所述的半导体器件，其中所述第二LDMOS器件包括在衬底上的第二栅极，在第二栅极一侧的第二本体区，所述第二本体区具有第二导电类型，在第二本体区中的第二本体触点区，该第二本体触点区具有第二导电类型，在第二栅极另一侧的第二漏区，所述第二漏区具有第一导电类型，在衬底中并在第二本体区和第二漏区之间的第二隔离区，该第二隔离区与第二栅极的一部分交叠，在第二本体区下面的第二深阱，该第二深阱具有第二导电类型，和在第二深阱下面的第二埋层，该第二埋层具有第一导电类型。
20.根据权利要求19所述的半导体器件，其中第二隔离区的长度等于或小于第一隔离区的长度。
21.根据权利要求19所述的半导体器件，其中第二隔离区和第二深阱之间的第二交叠长度等于或大于第一隔离区和第一深阱之间的第一交叠长度。
22.根据权利要求19所述的半导体器件，其中NPN双极晶体管包括具有第一导电类型的发射区和具有第二导电类型的基极区，所述具有第一导电类型的发射区与第二本体区隔开，所述基极区在第一导电类型的发射区的下面，并且包围所述第一导电类型的发射区和第二漏区，以及PNP双极晶体管包括具有第二导电类型的发射区和具有第一导电类型的外延层，所述具有第二导电类型的发射区在第二漏区和第二隔离区之间，所述外延层在第二埋层和第二本体触点区上。
23.根据权利要求22所述的半导体器件，其中静电放电保护器件包括具有第一导电类型的杂质区，该杂质区在第二隔离区和具有第二导电类型的发射区之间。
24.根据权利要求23所述的半导体器件，还包括连接到第二本体触点区的多晶硅电阻。
25.根据权利要求19所述的半导体器件，其中NPN双极晶体管包括第二漏区、具有第二导电类型并在第二本体区一侧的基极区、以及具有第一导电类型的发射区，所述具有第一导电类型的发射区在基极区和第二本体区上， 并在基极区和第二本体区上延伸，以及PNP双极晶体管包括具有第二导电类型的发射区和具有第一导电类型的外延层，所述具有第二导电类型的发射区在第二漏区和第二隔离区之间，所述具有第一导电类型的外延层在第二埋层和第二本体触点区上。
26.根据权利要求25所述的半导体器件，还包括在第二漏区和所述具有第二导电类型的发射区之间的第三隔离区。
27.—种半导体器件的制造方法，所述半导体器件包括衬底，在该衬底中定义了第一区和第二区，第一区中形成有输出端口的第一 LDMOS器件，第二区中形成有静电放电保护器件，该静电放电保护器件包括第二 LDMOS器件和双极晶体管，所述方法包括通过向衬底中注入第一导电类型的杂质，在第一区中形成第一埋层以及在第二区中形成第二埋层；通过向衬底中注入第二导电类型的杂质，在第一区中形成第一深阱以及在第二区中形成第二深阱；在第一区中形成第一隔离区，并在第二区中形成第二隔离区；在第一区中在衬底上形成第一栅极，并在第二区中在衬底上形成第二栅极；通过向衬底中注入第二导电类型的杂质，在第一区中形成第一本体区以及在第二区中形成第二本体区；以及向衬底中注入第一和第二导电类型的杂质以在第一本体区中形成第二导电类型的第一本体触点区，在第二本体区中形成第二导电类型的第二本体触点区，在第一区中形成第一导电类型的第一源区和第一漏区，在第二区中形成第一导电类型的发射区，以及在第二区中形成第一导电类型的第二漏区。
28.根据权利要求27所述的制造方法，其中第二隔离区形成为具有等于或小于第一隔离区长度的长度。
29.根据权利要求27所述的制造方法，其中第二隔离区形成为具有在第二隔离区和第二深阱之间的第二交叠长度，该第二交叠长度等于或大于在第一隔离区和第一深阱之间的第一交叠长度。
30.根据权利要求27所述的制造方法，在形成第一和第二隔离区之后并在形成第一和第二栅极之前，还包括通过向衬底中注入第二导电类型的杂质，在第二区中形成基极区。
31.根据权利要求30所述的制造方法，其中所述基极区的一部分形成为与第二深阱交叠，使得该基极区的其他部分与第二深阱不具有交叠关系。
32.根据权利要求31所述的制造方法，其中基极区的掺杂浓度高于第二深阱的掺杂浓度并低于第二本体区的掺杂浓度。
33.根据权利要求31所述的制造方法，其中从衬底的底面到基极区的底面的第一距离大于从衬底的底面到第二本体区的底面的第二距离。
34.根据权利要求27所述的制造方法，在形成第一和第二深阱之后并在形成第一和第二隔离区之前，还包括通过向衬底中注入第一导电类型的杂质的二次工艺，在第一区中形成第一漂移区以及在第二区中形成第二漂移区。
35.根据权利要求27所述的制造方法，在形成第一和第二埋层之后并在形成第一和第二深阱之前，还包括在第一和第二埋层上形成具有第一导电类型的外延层。
36.根据权利要求27所述的制造方法，还包括在向衬底注入第二导电类型的杂质以在第二本体区中形成具有第二导电类型的第二本体触点区的过程中，在第二区中形成具有第二导电类型的发射区。
37.根据权利要求36所述的制造方法，还包括在形成第一和第二隔离区的过程中，在第二区中形成第三隔离区。
全文摘要
一种半导体器件及其制造方法，半导体器件包括具有第一横向双扩散金属氧化物半导体(LDMOS)的输出端口和具有第二LDMOS器件和双极晶体管的静电放电保护器件，该静电放电保护器件用于防止输出端口受到静电放电的损害。第二LDMOS器件的击穿电压等于或低于第一LDMOS器件的击穿电压。
文档编号H01L27/06GK102593119SQ20111042717
公开日2012年7月18日 申请日期2011年12月19日 优先权日2011年1月12日
发明者李孟烈 申请人:三星电子株式会社