专利名称：纳米工艺下非对称mos结构及其设计方法
技术领域：
本发明涉及集成电路领域，尤其涉及纳米エ艺下非対称MOS结构及其设计方法。
背景技术：
在集成电路エ艺中，当晶体管的特征尺寸縮小到90nm以下，集成电路制造进入纳米エ艺阶段，其与微米和亚微米エ艺有着明显的区別，比如从65nm技术节点开始，应カ工程成为半导体制造厂用来改进器件性能的主要解决方法。换句话说，应カ对器件特性的影响已经变得无法再忽略。事实上，ー种本征应カ源，浅槽_离区STI (Shallow TrenchIsolation)，对器件的应力作用越来越显著，逐渐成为限制器件性能提高的主要因素之一。研究表明:对于NMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应カ増加，沟道载流子迁移率降低，饱和电流减小，因此降低浅槽隔离区对NMOS器件的应カ能显著提高器件性能。而对于PMOS器件，随着浅槽隔离区在沟道长度方向产生的对器件的应力増加，沟道载流子迁移率反而增大，饱和电流随之増大，因此提高浅槽隔离区对PMOS器件的应カ能显著提高器件性能。目前，普通MOS管是对称器件，即源端和漏端是完全対称的，对器件的影响也完全相同。通常，在设计和制造过程中不区分源端和漏端。对于STI应カ的研究，也不曾考虑漏端STI应カ和源端STI应カ对器件影响的不同。所以，目前，生产和设计的普通MOS管基本都是对称的。根据我们的实验结论，对于NMOS和PM0S，漏端STI对器件性能的影响更为显著，基于我们的实验结论，我们提出了非対称MOS结构及其设计方法，可以在不増加器件面积的基础上，提高器件性能。
发明内容
本发明提供了一种纳米エ艺下非対称MOS结构及其设计方法。本发明提供了一种纳米エ艺下非対称MOS结构:对于NM0S，栅到源端STI的距离小于栅到漏端STI的距离；对于PM0S，栅到漏端STI的距离小于栅到源端STI的距离。本发明还提供了一种纳米エ艺下非対称MOS器件的设计方法:对于NM0S，将器件的栅到源端STI的距离缩小而将其栅到漏端STI的距离増大相应的长度；对于PMOSJfI件的栅到漏端STI的距离缩小而保持栅到源端STI的距离不变。此结构和设计方法的提出是基于我们的实验数据，如图1-3所示。图1表示NMOS的栅到源端STI (SA)和漏端STI (SB)的距离同时变化时，其Idsat的改变。从图中看出，随着SA和SB同时减小，Idsat降低了大约18%。图2表示NMOS的栅到源端STI (SA)距离固定，逐渐改变器件栅到漏端STI (SB)的距离时，其Idsat的改变。从图中看出，随着SB逐渐减小，Idsat降低了大约12%。图3表示NMOS的栅到漏端STI (SB)距离固定，逐渐改变器件栅到源端STI (SA)的距离时，其Idsat的改变。从图中看出，随着SA逐渐减小，Idsat降低了大约3%。
通过以上数据分析，我们得出结论:在纳米エ艺下，NMOS的Idsat对漏端STI应カ更为敏感，即漏端STI产生的应カ对NMOS产生了更大的影响，使其Idsat降低得更多，而源端STI应カ对NMOS的Idsat的影响则较小。对于PM0S，也有相同的结论:PM0S的Idsat对漏端STI应カ更为敏感，即漏端STI产生的应カ对PMOS产生了更大的影响，使其Idsat增加得更多，而源端STI应カ对PMOS的Idsat的影响则较小。因此，对于NM0S，増大漏端STI距器件栅的距离，则降低了漏端STI对器件的应カ，从而使Idsat明显增加，而缩小源端STI距栅的距离而増大的应カ对Idsat电流的减小效果不明显，这样在不增加器件面积的前提下，可以使NMOS的Idsat増加，器件结构如图5所示；对于PM0S，减小漏端STI距器件栅的距离，则增加了漏端STI对器件的应力，这样在减小器件面积的情况下可以使PMOS的Idsat明显增加，器件结构如图6所示。
图1为实验数据:表示NMOS的栅到源端STI (SA)和漏端STI (SB)的距离同时变化时，其Idsat的改变；
图2为实验数据:表示NMOS的栅到源端STI (SA)距离固定，逐渐改变器件栅到漏端STI (SB)的距离时，其Idsat的改变；
图3为实验数据:表示NMOS的栅到漏端STI (SB)距离固定，逐渐改变器件栅到源端STI (SA)的距离时，其Idsat的改变；
图4为现有器件结构示意 图5为本发明的NMOS器件结构示意 图6为本发明的PMOS器件结构示意图。
具体实施例方式图5是本发明第一实施例中NMOS器件结构示意图。如结构所示，栅到源端STI的距离为设计规则的最小值，栅到漏端STI的距离为保持器件面积不变的条件下的最大值。这样可以最大程度地降低漏端STI的应カ使器件性能提高，増大的源端STI应カ使器件性能降低较小，从而使NMOS的性能得到很好地提高。图6是本发明第一实施例中PMOS器件结构示意图。如结构所示，栅到漏端STI的距离为设计规则的最小值而保持栅到源端STI的距离不变，这样可以最大程度地増大漏端STI的应力，从而使PMOS的性能得到很好地提高，并且节约了器件面积。本发明第二实施例还提出了非対称MOS器件的设计方法。对于NM0S，将器件的栅到源端STI的距离缩小而将其栅到漏端STI的距离増大相应的长度来提高器件性能。对于PM0S，将对称器件的栅到漏端STI的距离减小而保持栅到源端STI的距离不变来提高器件性能。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种纳米エ艺下非対称MOS结构，其特征在于，器件的栅到源端STI的距离和栅到漏端STI的距离不同。
2.如权利要求1所述的纳米エ艺下非対称MOS结构，其特征在于，对于NM0S，栅到源端STI的距离小于栅到漏端STI的距离。
3.如权利要求1所述的纳米エ艺下非対称MOS结构，其特征在于，对于PM0S，栅到漏端STI的距离小于栅到源端STI的距离。
4.一种纳米エ艺下非対称MOS器件的设计方法，其特征在干，改变器件的栅到源端STI的距离和栅到漏端STI的距离。
5.如权利要求4所述的方法，其特征在于，对于NM0S，将器件的栅到源端STI的距离缩小而将其栅到漏端STI的距离増大。
6.如权利要求4所述的方法，其特征在于，对于PM0S，将器件的栅到漏端STI的距离缩小而保持栅到源端STI的距离不变。
7.如权利要求5所述的方法，其特征在于，对于NM0S，可将器件的栅到源端STI的距离縮小到设计规则最小值而将其栅到漏端STI的距离増大。
8.如权利要求6所述的方法，其特征在于，对于PM0S，可将器件的栅到漏端STI的距离縮小到设计规则最小值而保持栅到源端STI的距离不变。
全文摘要
本发明提供了纳米工艺下非对称MOS结构及其设计方法。其中该结构包括对于NMOS，栅到源端STI的距离小于栅到漏端STI的距离；对于PMOS，栅到漏端STI的距离小于栅到源端STI的距离。其中该方法包括对于NMOS，将器件的栅到源端STI的距离缩小而将其栅到漏端STI的距离增大，这样可以在不增加器件面积的情况下提高器件性能；对于PMOS，将器件的栅到漏端STI的距离缩小而保持栅到源端STI的距离不变，这样可以在减小器件面积的情况下提高器件性能。
文档编号H01L29/423GK103137670SQ20111039546
公开日2013年6月5日 申请日期2011年12月3日 优先权日2011年12月3日
发明者宋雯, 蒋乐乐, 刘丹青, 程玉华 申请人:上海北京大学微电子研究院