专利名称：金属氧化物半导体元件及其制造方法
技术领域：
本发明是有关于一种半导体技术，且特别是有关于一种金属氧化物半导体(MetalOxide Semiconductor, M0S)元件与制造该金属氧化物半导体元件的方法。
背景技术：
金属氧化物半导体元件，例如是晶体管及相似结构的存储单元一般已知具有如图1所绘示的构造。在图1中所绘示的金属氧化物半导体元件为N型金属氧化物半导体元件，称作NMOS元件100。NMOS元件100形成于半导体衬底102上，半导体衬底102例如是硅晶圆。P阱区(P-well) 104形成于衬底102上，视为NMOS元件的本体及有源区。P阱区104可通过熟知的注入工艺形成，例如是硼(B)离子的注入，作为P型杂质。NMOS元件100包括扩散区106及108，扩散区106及108可分别作为源极与漏极。NMOS元件100包括栅极结构，栅极结构包括栅极氧化层110及多晶硅栅极112。栅极氧化层110 —般透过热氧化工艺形成于衬底102的上表面，接着透过沉积工艺沉积多晶硅为栅极112。栅极氧化层110与栅极112可接着透过图案化氧化层与多晶硅层而形成，例如是使用光刻工艺。在某些实施例中，栅极结构可在扩散区106及108之前形成，使栅极可用于协助扩散区106及108的对准。接着，形成层间介电(interlevel dielectric, ILD)结构116,用以电性绝缘NMOS元件100的各种结构。施行熟知的后段工艺(back-end-0f-line，BEOL)，该后段工艺将包括贯孔与导电线路的制造，导电线路包括源极互联机118、漏极互联机120与栅极互联机122。对例如是NMOS元件100的元件而言，设计目标常需要同时存在高电压与低电压限制。这些同时存在的目标常常是矛盾的。举例来说，伴随高结崩溃(junction breakdown)特性与高冲穿(punch-through)特性的高电压晶体管可预期的传送相对高的电压。然而，为了有效地从漏极至源极通过高电压而没有明显的压降，晶体管较佳地应该具有低通道电阻。这些矛盾的高电压需求 有时会在使用具有长通道长度的晶体管中遇到。然而，随着科技趋势，更短的通道是期望的，因此增加了叠层高电压晶体管的困难度，高电压晶体管例如是具有合适的导通电阻(on-resistance)及崩溃电压(break-down voltage, BVD)程度的NMOS 元件 100。
发明内容
有鉴于此，本发明提供了一种半导体元件，包括第一导电型的阱、栅极电极、第一注入区、第二注入区、源极扩散区以及漏极扩散区。第一导电型的阱形成于衬底中，栅极电极形成于阱之上。第一注入区形成于阱中且自栅极电极下方延伸，具有第一导电型。第二注入区形成于阱中且自栅极电极下方延伸，具有第二导电型。第二注入区透过栅极电极下的通道区与第一注入区分离。源极扩散区形成于第一注入区中，具有第二导电型。漏极扩散区形成于第二注入区中，具有第二导电型，且相较于第二注入区具有较高的掺杂浓度。于一实施例中，更包括第三注入区，第三注入区介于源极扩散区与第一注入区之间。
于一实施例中，第三注入区具有与源极扩散区相同的第二导电型。于一实施例中，第三注入区相较于源极扩散区具有较低的掺杂浓度。于一实施例中，更包括第四注入区，第四注入区介于漏极扩散区与第二注入区之间。于一实施例中，第四注入区具有与漏极扩散区相同的第二导电型。于一实施例中，第四注入区相较于源极扩散区具有较低的掺杂浓度。于一实施例中，第四注入区相较于第二注入区具有较高的掺杂浓度。于一实施例中，第二注入区相较于漏极扩散区具有较低的掺杂浓度。于一实施例中，第一导电型为P型，且第二导电型为N型。于一实施例中，第一导电型为N型，且第二导电型为P型。本发明还提供了一种制造半导体元件的方法，包括形成第一导电型的阱于衬底中，形成栅极电极于阱之上，形成第一注入区于阱中，第一注入区自栅极电极下方延伸，第一注入区具有第一导电型，形成第二注入区于阱中，第二注入区自栅极电极下方延伸，第二注入区具有第二导电型，且第二注入区透过栅极电极下方的通道区与第一注入区分离，形成源极扩散区于第一注入区中，源极扩散区具有第二导电型，以及形成漏极扩散区于第二注入区中，漏极扩散区具有第二导电型，且相较于第二注入区具有较高的掺杂浓度。于一实施例中，更包括形成第三注入区于第一注入区中，其中源极扩散区的形成包括形成源极扩散区，使 第三注入区介于源极扩散区与第一注入区。于一实施例中，第三注入区具有与源极扩散区相同的第二导电型。于一实施例中，第三注入区相较于源极扩散区具有较低的掺杂浓度。于一实施例中，更包括形成第四注入区于第二注入区中，其中漏极扩散区的形成包括形成漏极扩散区，使第四注入区介于漏极扩散区与第二注入区之间。于一实施例中，第四注入区具有与漏极扩散区相同的第二导电型。于一实施例中，第四注入区相较于源极扩散区具有较低的掺杂浓度。于一实施例中，第四注入区相较于第二注入区具有较高的掺杂浓度。于一实施例中，第二注入区相较于漏极扩散区具有较低的掺杂浓度。于一实施例中，第一导电型为P型，且第二导电型为N型。于一实施例中，第一导电型为N型，且第二导电型为P型。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下
本发明的特征、形状与实施例与附加的图式一起描述，其中图1绘示已知NMOS元件的剖面透视图；图2绘示依照本发明实施例的NMOS元件的剖面图；图3至图5绘示在制造图2的NMOS元件的范例性工艺中形成的各别中间结构；以及图6至图9显示比较数据的图表，绘示通过本发明所公开的元件改善的效果。主要元件符号说明
100、200 :NM0S 元件102、206 :衬底104>210 P 阱区106、IOg:扩散区110、214 :栅极氧化层112、216:栅极电极116、240 :层间介电结构Ilg:源极互联机120 :漏极互联机122 :栅极互联机202 :抗击注入区(HVPW)204 N—区208 :深 N 阱区212 :场氧化层218:阈值电压注入区220 N—光刻胶掩模222 =HVPff光刻胶掩模224 :N-光刻胶掩模226、228:N-区230:间隔物232 :源极扩散区(N+区)234 :漏极扩散区(N+区)236 :本体扩散区(P+区)238 :缓冲层242、244、246、248 :贯孔
具体实施例方式图2绘示NMOS元件200的剖面图，NMOS元件200允许在短通道元件中改良崩溃电压(BVD)及特定导通电阻(specific on-resistance, Ron-sp) NMOS元件200包括在元件源极附近的抗击注入区(ant1-punch implant region),称为HVPW 202。NMOS元件200也包括在元件漏极附近非常轻掺杂区，称为N—区204。HVPff 202与N—区204通过NMOS元件200的通道区彼此分离，通道区在栅极电极216下方延伸。这两区域的添加有助于改良元件特性。更具体地说，HVPW 202改良了崩溃电压，也改良了关闭状态源极至漏极的漏电流(off-state drain-to-source leakage current, Ioff)。HVPff 202 也可允许阈值电压(Vt)的调整。N-区204改良了元件导通电阻及元件崩溃电压。即便以NMOS元件为一范例性实施例，其它可选择的实施例也能用以施行。举例来说，已知技术人员能察知把导电型(例如N型或P型材料)交换，用以达成P型金属氧化物半导体(PMOS)元件。现在更详细地描述NMOS元件200。图3绘示NMOS元件200在制造过程中的中间结构。图3中绘示的中间结构包括半导体衬底206。半导体衬底206可为硅晶圆或多种已知的半导体衬底其中任一。关于元件的绝缘，NMOS元件200包括深N讲区(deep N_well) 208形成于半导体衬底206中，接着P阱区(P-well) 210形成于深N阱区208中。深N阱区208与P阱区210可利用已知的掩模与离子注入技术来形成。其它的绝缘结构可包括场氧化(field oxide,FOX)层212，场氧化层212可利用掩模及热氧化技术来形成。举例来说，氧化定义(oxidedefinition,0D)氮化物掩模可用以定义场氧化层212的区域,接着热氧化工艺可用来形成场氧化层212。虽然可能有改变，但场氧化层212可具有范围4000至7000埃的厚度，范例性地大约为5000埃。NMOS元件200包括栅极氧化层214，栅极氧化层214置于栅极电极216与P阱区210之间。NMOS元件200也可包括阈值电压注入区218，阈值电压注入区218位于栅极氧化层214之下，且在HVPW 202与N—区204之间延伸。栅极氧化层214、栅极电极216及阈值电压注入区218可用已知的工艺来形成。举例来说，阈值电压注入可利用已知工艺来形成，此工艺包括牺牲氧化物(sacrificial oxide, SAC-0X)的使用，接着以热氧化工艺在衬底206上形成氧化层。多晶硅沉积可用以在氧化层上形成多晶硅层，接着多晶硅层与氧化层可选择性地依据已知的光刻工艺刻蚀，以从氧化层形成栅极氧化层214并从多晶硅层上形成栅极电极216。接着，在图3所绘示的位置形成N—区204。在注入N—区204前，形成N—光刻胶掩模220。接着，利用一阱注入，注入导电杂质至P阱区210中，例如使用磷(P)或砷(As)离子，及在一实施例中使用一倾斜角度，此倾斜角度介于20度至60度的范围，举例来说大约45度的倾斜角度注入。同样地，栅极电极216也可用以部分掩模注入工艺，允许N-区204的自对准。在N—区204形成后,利用灰化工艺(ashing process)移除N—光刻胶掩模 220。
接着参照图4，绘示NMOS元件200在制造过程中的另一中间结构。在图4中所绘示的位置形成HVPW 202。在注入HVPW 202前，形成HVPW光刻胶掩模222。接着，利用阱注入工艺，将导电杂质注入P阱区210中，例如使用硼(B)离子，及大约7度的倾斜角度注入。同样地，栅极电极216也可用以部分掩模注入工艺，允许HVPW 202的自对准。在形成HVPW202后，利用灰化工艺移除HVPW光刻胶掩模222。接着参照图5，绘示NMOS元件200在制造过程中的另一中间结构。额外的抗击区形成在图5中所绘示的位置。额外的抗击区包括源极侧的N-区226与漏极侧的N-区228。在注入N-区226与228前，形成N-光刻胶掩模224。接着，利用阱注入，将导电杂质注入P阱区210中，例如使用磷(P)或砷(As)离子，及大约O度的倾斜角度注入。同样地，栅极电极216也可用以部分掩模注入工艺，允许N-区226与228的自对准。在形成N-区226与228后，利用灰化工艺移除N-光刻胶掩模224。重新参照图2，剩余的结构可使用标准NMOS制造程序来形成。举例来说，间隔物230,例如是四乙基邻娃酸盐(tetra ethyl ortho silicate, TE0S),可通过沉积与刻蚀来形成。间隔物230可使用来对准之后形成的源极扩散区232与漏极扩散区234。因此在间隔物230形成后，可利用光刻及阱注入工艺，形成N+源极扩散区232与N+漏极扩散区234。类似地，可利用光刻及阱注入工艺，形成P+本体扩散区(P+body diffusionregion) 236。在扩散区232、234及236形成后，接着可以一绝缘材料例如是硼磷硅玻璃(borophosphosilicate glass, BPSG)或类似的材料形成一层间介电(inter layerdielectric, ILD)结构240，用以电性绝缘NMOS元件200的各种结构。接着施行已知的后段工艺(BEOL)以完成NMOS元件200，后段工艺包括本体贯孔242、源极贯孔244、栅极贯孔246与漏极贯孔248的制造。已知技术人员将察知交换导电型(例如N型或P型材料)，用以达成PMOS元件。举例来说，可通过改变HVPW 202,P阱区210与P+区236的导电型为N型，并且改变N—区204、N-区226、N-区228、N+区232与N+区234的导电型为P型来制造PMOS元件。图6至图9显示比较数据的图表，绘示通过本发明所公开的元件改善的效果。图6与图7中所绘示的图表比较了图2中所绘示的NMOS元件与现有技术元件，两元件都具有大约0.4μπι的栅极长度。在图6所绘示的图表中，可以看到崩溃电压在本发明元件中，相较于现有技术元件有显著的进步，本发明元件约为11伏特，现有技术元件约为3伏特。在图7所绘示的图表中，可以看到特定导通电阻在本发明元件中，相较于现有技术元件也有改善。当漏极电压(Vd)在某一范围，特别是大于I伏特时，本发明元件相较于现有技术元件，在相同的漏极电压下有较大的漏极电流。图8与图9显示的图表，绘示关于完成所公开的NMOS元件的数据。在图8中，可以看到完成所公开的NMOS元件，相较于现有技术的元件，热载体效应(hot carrier effects)能达到改进的块体电流(bulk current, I—bulk)约 70% (根据剂量是在-316微安培至-92微安培的范围)。在图9中，可以看到完成所公开的NMOS元件，能达到改进的起始崩溃电压。如图9所绘示，相较于现有技术的元件，起始崩溃电压可改进约13. 3% (根据剂量是在6伏特至6. 8伏特的范围)。尽管依据本发明所公开的原则的各种实施例已描述如上，但要明白的是此些实施例仅为本发明的范例，并非用以限制本发明。因此，本发明的广度与范围不该被任何上述的实施例所限制，只依据本发明权利要求范围以及其所公开发布的相等物所定义。此外，上述优点与特征是在实施例中所描述，不该为了达到上述任一或全部的优点，而限制公布的权利要求范围的应用于特定工艺与结构。此外，此处的分类标题是用以提供内容组识上的提示。这些标题并非用以限定可能据此说明书而核发的权利要求项所载的发明或是用以对其作特征化。具体地举例来说，虽然标题有关于“技术领域”，如此，请求项不应受限于此标题下所采用以描述所谓技术领域的语言。此外，在“背景技术”一节所描述的一项技术不应被认定为承认该项技术是为本发明的现有技术。至于“发明内容”一节不应被当作是被核发的权利要求项所载的发明的一种特征化描述。此外，本说明书中任何以单数方式提及的「发明」不应被用来争辩在说明书中仅有的新颖性的唯一观点。由本说明书所核发的多个权利要求项的特征可解释为多个发明，并且此些权利要求项可作为藉此所保护的此(些)发明及其均等物的定义。在所有的情况下，此些权利要求项的范围应就其本身而言来考虑，并可参考本说明书为之但其所提出的标题不应被用作限制的条件。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种半导体元件，包括 一第一导电型的ー阱(well)，该阱形成于ー衬底中； ー栅极电极，形成于该阱之上； 一第一注入区，形成于该阱中且自该栅极电极下方延伸，该第一注入区具有该第一导电型； 一第二注入区，形成于该阱中且自该栅极电极下方延伸，该第二注入区具有一第二导电型，该第二注入区透过该栅极电极下的一通道区与该第一注入区分离； 一源极扩散区，形成于该第一注入区中，该源极扩散区具有该第二导电型；以及一漏极扩散区，形成于该第二注入区中，该漏极扩散区具有该第二导电型，且相较于该第二注入区具有一较高的掺杂浓度。
2.根据权利要求1所述的半导体元件，更包括一第三注入区，该第三注入区介于该源极扩散区与该第一注入区之间。
3.根据权利要求2所述的半导体元件，其中该第三注入区具有与该源极扩散区相同的该第二导电型。
4.根据权利要求3所述的半导体元件，其中该第三注入区相较于该源极扩散区具有一较低的掺杂浓度。
5.根据权利要求1所述的半导体元件，更包括一第四注入区，该第四注入区介于该漏极扩散区与该第二注入区之间。
6.根据权利要求5所述的半导体元件，其中该第四注入区具有与该漏极扩散区相同的该第二导电型。
7.根据权利要求6所述的半导体元件，其中该第四注入区相较于该源极扩散区具有一较低的掺杂浓度。
8.根据权利要求7所述的半导体元件，其中该第四注入区相较于该第二注入区具有一较高的掺杂浓度。
9.根据权利要求1所述的半导体元件，其中该第二注入区相较于该漏极扩散区具有一较低的掺杂浓度。
10.一种制造半导体元件的方法，包括 形成一第一导电型的ー阱于一村底中； 形成一栅极电极于该阱之上； 形成一第一注入区于该阱中，该第一注入区自该栅极电极下方延伸，该第一注入区具有该第一导电型； 形成一第二注入区于该阱中，该第二注入区自该栅极电极下方延伸，该第二注入区具有一第二导电型，且该第二注入区透过该栅极电极下方的一通道区与该第一注入区分离；形成一源极扩散区于该第一注入区中，该源极扩散区具有该第二导电型；以及形成一漏极扩散区于该第二注入区中，该漏极扩散区具有该第二导电型，且相较于该第二注入区具有一较高的掺杂浓度。
全文摘要
本发明公开了一种金属氧化物半导体元件及其制造方法，其中半导体元件包括额外的注入区，这些注入区位于元件的源极与漏极区中，用以改进元件特定导通电阻(Ron-sp)与崩溃电压(BVD)的特性。元件包括栅极电极，栅极电极形成于通道区之上，在元件衬底中通道区是分离第一与第二注入区。第一注入区具有第一导电型，第二注入区具有第二导电型。源极扩散区形成于第一注入区中，漏极扩散区形成于第二注入区中。
文档编号H01L21/265GK103035710SQ20111029975
公开日2013年4月10日 申请日期2011年10月8日 优先权日2011年10月8日
发明者陈建铨, 李明东, 连士进 申请人:旺宏电子股份有限公司