专利名称：非均匀沟道无结晶体管的利记博彩app
技术领域：
本发明涉及半导体领域，更具体地，本发明涉及一种非均匀沟道无结晶体管。
背景技术：
半导体工业的发展追求具有更高器件密度、更高性能和更低成本的纳米技术工艺节点。由于此种发展的出现，制造和设计两方面问题的挑战致使三维设计得到发展，诸如，鳍状场效应晶体管(FinFET)器件。典型的FinFET器件利用从基板中延伸出来的薄的 “鳍”(或鳍状结构)制造而成。该鳍通常包括硅并且形成晶体管器件的主体。晶体管的沟道形成这种垂直的鳍。栅极被设置(例如，包围)在该鳍上。这种类型的栅极能够更好地控制沟道。FinFET器件的其他优点包括减小了短沟道效应和增大了电流。然而，对于传统的FinFET器件来讲，高寄生电阻会对FinFET的漏极的电流量产生不良影响。因此，虽然现有的制造FinFET器件的方法通常可以达到其预期目的，但并不是在各个方面都完全令人满意。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，本发明提出了一种半导体器件，包括位于基板上方的半导体层，所述半导体层具有鳍状结构；位于所述鳍状结构上方的栅极结构，所述栅极结构具有栅极介电层和栅电极层，所述栅极结构包围着所述鳍状结构的部分；以及位于所述鳍状结构中的源极/漏极区域；其中，所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其余部分更轻的掺杂浓度级别。在该半导体器件中，所述鳍状结构包括第一区域、第二区域以及第三区域，并且其中所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；以及所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。在该半导体器件中，所述第一区域和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4至所述第二横向尺寸的7/8的范围内。在该半导体器件中，所述第一区域、第二区域、和第三区域都具有相同的掺杂极性。在该半导体器件中，所述基板是绝缘基板。
在该半导体器件中，所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂。在该半导体器件中，所述半导体基板是N-型的FinFET器件，并且其中，所述栅极结构的功函数比价带边缘更接近于导带边缘。在该半导体器件中，所述半导体基板是P-型的FinFET器件，并且其中，所述栅极结构的功函数比导带边缘更接近于价带边缘。根据本发明的另一方面，本发明提供了一种FinFET半导体器件，包括形成在基板上方的鳍状结构，所述基板包含以下材料中的一种硅材料和绝缘材料；栅极，所述栅极至少部分地包围所述鳍状结构的部分；以及在所述鳍状结构中形成的源极/漏极；其中所述鳍状结构包括第一部分、第二部分、和第三部分；所述第一部分完全被所述栅极包围；所述第二部分至少部分地被所述栅极包围，并且具有比所述第一部分更重的掺杂浓度级别； 并且所述第三部分未被所述栅极包围，并且具有比所述第二部分更重的掺杂浓度级别。在该FinFET半导体器件中，所述第二部分位于所述第一部分和所述第三部分之间；并且所述第一部分、所述第二部分、和所述第三部分都具有相同的掺杂极性。在该FinFET半导体器件中，所述FinFET器件是N-型器件，并且其中，所述栅极的功函数比价带边缘更接近于导带边缘。在该FinFET半导体器件中，所述FinFET器件是P-型器件，并且其中，所述栅极比导带边缘更接近于价带边缘。根据本发明的又一方面，本发明提出了一种制造半导体器件的方法，包括在基板上形成半导体层；将所述半导体层图案化成鳍状结构；在所述鳍状结构上方形成栅极介电层和栅电极层；图案化所述栅极介电层和所述栅电极层，使得所形成的所述栅极结构包围所述鳍状结构的部分；以及实施多个注入工艺，从而在所述鳍状结构中形成源极/漏极，实施所述多个注入工艺，使得所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其他区域更轻的掺杂浓度级别。在该方法中，实施所述多个注入工艺，使得所述第一区域、第二区域和第三区域形成在所述鳍状结构中；并且其中，所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；并且所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。在该方法中，所述第一部分和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4 至所述第二横向尺寸的7/8的范围内。在该方法中，所述第一区域、所述第二区域、和所述第三区域都具有相同的掺杂极性。在该方法中，所述基板是绝缘基板。在该方法中，所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂。
在该方法中，所述半导体基板是N-型的FinFET器件，并且进一步包括调整所述栅极结构的功函数，使得所述功函数比价带边缘更接近于导带边缘。在该方法中，所述半导体基板是P-型的FinFET器件，且进一步包括调整所述栅极结构的功函数，使得所述功函数比导带边缘更接近于价带边缘。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图I是根据本发明的各个方面的制造FinFET器件的方法的流程图；图2是FinFET器件的实例的透视图；图3-图8是根据本发明的实施例的FinFET器件在不同的制造阶段的横截面视图和顶视图的分解视图；图9是掺杂浓度与位置之间的关系的图表；图10-图14是根据本发明的可选实施例的FinFET器件在不同的制造阶段的横截面视图和顶视图的分解视图；图15A、图15B、图15C包括示出了功函数和沟道剂量优化(channel dose optimization)的图表；图16包括示出根据实施例的器件的Im和Itjff性能的图表。
具体实施例方式以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。 这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。另外，为了简单和清楚，各种部件可以任意比例绘制。图I是根据本发明的各个方面的制造FinFET器件的方法10的流程图。该方法10 以方框12开始，其中，在基板上形成半导体层。方法10继续进行到方框14，其中，将半导体层图案化成鳍状结构。方法10继续进行到方框16，其中，在鳍状结构上形成栅极介电层和栅电极层。方法10继续进行到方框18，其中，图案化该栅极介电层和栅电极层，从而以这样的方式形成栅极结构，以便使栅极结构包围着该鳍状结构的一部分。方法10继续进行到方框20，其中，实施多个注入工艺以在栅极结构的两侧的鳍状结构中形成源极/漏极区域。 以这样的方式实施多个注入工艺，以便使横穿鳍状结构的掺杂轮廓是非均匀的。鳍状结构直接处在栅极结构下方的部分具有比鳍状结构的其余部分更轻的掺杂浓度级别。FinFET器件的使用在半导体工业中越来越受欢迎。参考图2，示出了实例FinFET 器件50的透视图。该FinFET器件50是形成在基板上的非平面多栅晶体管。薄硅“鳍状” 结构(称作鳍)形成FinFET器件50的主体。FinFET器件50的栅极60包围着该鳍。Lg表示的是栅极60的长度(或宽度，取决于观看的角度)。FinFET器件50的源极70和漏极 80形成在栅极60反面上的鳍的延伸部中。该鳍本身作为沟道。FinFET器件50的有效的沟道长度由鳍的尺寸决定。相比于传统的金属氧化物半导体场效应晶体管(MOSFET)器件(也被称作平面器件)，FinFET器件提供了多个优点。这些优点包括芯片面积效率更佳、载流子迁移率得到了改进、以及制造工艺与平面器件的制造工艺相一致。因此，可能需要设计一种部分或整个 IC芯片都使用FinFET器件的集成电路(IC)芯片。然而，传统的FinFET器件具有均匀沟道轮廓，并且由此遭受到高的寄生电阻，该寄生电阻会对漏极电流的大小产生不良影响。在本文中，本发明的各个方面包括形成具有非均匀沟道轮廓的FinFET器件，并且由此减小了寄生电阻。因此，根据本发明制造的 FinFET器件的漏极电流性能得到了改进。下面的附图示出了 FinFET器件在不同的制造阶段中的各种横截面视图和顶视图。为了清楚起见，图2中所示出的三个坐标轴X、Y和Z与后面的附图中的轴相对应。X轴、Y轴和Z轴也可以分别被称作X方向、Y方向和Z方向。现参考图3A、图3B和图3C，图3A是在Y-Z平面上得到的FinFET器件100的横截面视图，图3B是在X-Z平面上得到的FinFET器件100的横截面视图，图3C是在X-Y平面上得到的FinFET器件100的顶视图。该FinFET器件100包括基板110。在实施例中，基板 110包括介电材料，例如氧化硅(SiO2)。基板110具有厚度120。在实施例中，该厚度处在大约4纳米(nm)至大约30nm的范围内。半导体层130形成在基板110上。在实施例中，半导体层130包括晶体硅材料。 可以理解，在可选实施例中，半导体层130可以包括其他适当材料。在半导体层130上实施注入工艺140，从而向半导体层130注入多个掺杂离子。在实施例中，该掺杂离子包括 N型材料，例如，砷(As)或磷(P)。在实施完注入工艺140之后，掺杂浓度级别处于大约 lX1017ions/cm3至大约5 X 1019ions/cm3的范围内。在其他实施例中，掺杂离子可以包括P 型材料，例如，硼(B)，而掺杂浓度级别可以不同。现参考图4A-图4C，半导体层130被图案化，从而形成鳍状结构150。如图4B和图4C所示，该鳍状结构以延长的方式沿着方向X延伸。如之前所讨论的那样，该鳍状结构 150被用作FinFET器件100的有传导沟道。鳍状结构150具有沿着方向Y进行测量的鳍宽度160。在实施例中，该鳍宽度处于大约2nm到大约15nm的范围内。现参考图5A-图5C，栅极介电层170形成在鳍状结构150周围，并且栅电极层180 形成在栅极介电层170上。可以使用公知的沉积工艺，例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其组合或其他适当工艺分别形成栅极介电层170和栅电极层180。在实施例中，栅极介电层170包括氧化铪(HfO2)材料，并且其厚度(沿着方向Z 测量)处于大约Inm至大3nm范围内。在实施例中，栅电极层180包括氮化锡(TiN)材料, 并且其厚度(沿着方向Z测量)处于大约Inm至大约20nm的范围内。现参考图6A-图6C，栅电极层180和栅极介电层170经受了图案化工艺，从而形成了栅极结构200。如图6A和图6C所示，该栅极结构200以延长的方式沿着方向Y延伸。 栅极结构200包围着鳍状结构150的部分。根据实施例，该被栅极结构100包围着的鳍状结构150的部分由传导沟道区域205构成。如图6A和图6C所示，该栅极结构200具有沿着方向X测量的宽度210。在实施例中，该宽度210处于大约2nm至大约15nm的范围内。
在形成栅极结构200之后，实施注入工艺220，以将掺杂离子注入到位于栅极结构 200的任意侧(或者相对侧)上的鳍状结构150 (经过图案化的半导体层130)的部分中，从而形成了源极/漏极区域230-231。该掺杂离子具有与在注入工艺140中所使用的掺杂离子相同的掺杂极性。例如，在将N型掺杂物使用于注入工艺140的实施例中，N型掺杂物也同样被用于注入工艺220。在实施例中，注入工艺220具有比注入工艺140更高的剂量，从而使源极/漏极区域230-231的掺杂浓度级别高于沟道区域250 (被栅极结构200包围的鳍状结构150部分)的掺杂浓度级别。在实施例中，源极/漏极区域230-231的掺杂浓度级别在从大约I X 1018ions/cm3至大约I X 102°ions/cm3的范围内。现参考图7A-图7C，栅极隔离件240和241包围着栅极结构200的长边形成。换言之，隔离件240-241以延长的方式沿着方向Y延伸。通过在栅极结构200上沉积隔离件材料并且随后在该隔离件材料上实施图案化工艺(例如，蚀刻工艺)来形成该栅极隔离件 240-241。该隔离件材料可以包括介电材料。在实施例中，隔离件材料包括氧化硅或氮化硅。 该隔离件240-241分别具有沿着方向X测量的宽度250。在实施例中，该宽度250在从大约 2nm至大约20nm的范围内。在形成隔离件240-241之后，实施注入工艺以将掺杂离子注入到未被隔离件 240-241或栅极结构200覆盖的鳍状结构150的部分中。该注入工艺260是源极/漏极区域 230-231的形成工艺的一部分。该掺杂离子具有与在注入工艺140和220中所使用的掺杂离子相同的掺杂极性。例如，在将N型掺杂物应用于注入工艺140和220的实施例中，N型掺杂物也同样被用于注入工艺260。在实施例中，注入工艺260具有比注入工艺220更高的剂量，并且由此使不在隔离件240-241之下的源极/漏极区域230-231的掺杂浓度级别高于在隔离件240-241之下的源极/漏极区域的掺杂浓度级别。在实施例中，未被栅极结构200 或隔离件240-241覆盖的源极/漏极区域230-231的掺杂浓度级别在从大约I X IO20Ions/ cm3至大约I X 1021ions/cm3的范围内。可以理解，在可选实施例中，可以用外延生长工艺代替注入工艺260。另外，可以随后实施活化退火工艺，该工艺的温度从大约900摄氏度至大约1050摄氏度的范围内，并且工艺持续时间小于大约I秒。基于以上讨论，可以看出鳍状结构150具有非均匀的掺杂浓度级别轮廓。由于以上讨论的各种注入工艺，随着越来越接近直接处于栅极结构200下方的中心，掺杂浓度级别降低(但没有必要为线性)。为了提供更清楚的解释，图8提供了图7B的横截面视图(在 X-Z平面上得到的)的更加详细的视图。参考图8,鳍状结构150包括三个被标记为NO、NI和N2的区域。区域NO位于栅极结构200的中心下方并且具有最轻的掺杂浓度级别。区域NI包括两个部分并且位于区域NO的相对侧。区域NI具有比NO更高的掺杂浓度级别。在一些实施例中，区域NI包括轻度掺杂的源极/漏极(LDD)区域。区域N2包括两个位于区域NI的相对侧的部分。区域 N2具有比两个区域NO和NI都高的掺杂浓度级别。在一些实施例中，区域N2包括源极/漏极(S/D)区域。要注意区域NO、NI、N2可以不与栅极结构200或隔离件240-241的边缘准确地对齐。例如，区域N2在隔离件240-241下方延伸，而区域NI在栅极介电材料170下方延伸。区域NO具有宽度270，区域NI具有宽度280，并且区域NI具有与栅极200的重叠距离290。宽度270-280和距离290都沿着方向X测量。在实施例中，宽度270为栅极200 的宽度210(也在图6B和6C中示出)的大约1/4至大约7/8的范围内。在实施例中，距离 290为栅极200的宽度210的大约1/16至大约3/8的范围内。可以理解，重叠距离290与晶体管器件的阈值电压Vt相关。当距离290变化时，阈值电压Vt也变化。这样，阈值电压 Vt是可调的。在实施例中，区域NO的掺杂浓度级别小于大约2X1018ions/cm3，在实施例中，区域N I的掺杂浓度级别大于大约lX1019ions/cm3。在实施例中，区域N2的掺杂浓度级别大于大约 I X 102°ions/cm3。根据本发明的各个方面实现的互补型金属氧化物半导体(CMOS)器件可以在相同的芯片上具有n-FET和p-FET两者。对于n_FET而言，栅极结构的功函数更接近于导带边缘。对于p-FET而言，栅极结构的功函数更接近于价带边缘。图9是图表300，该图表300通过图示的方式示出掺杂浓度级别如何根据鳍状结构150的位置不同而变化。图表300是掺杂浓度级别(Y-轴)与位置(X-轴)之间的关系的图表。应注意，代表掺杂浓度级别的Y-轴与以上讨论的和在上述附图中示出的方向Y不同。掺杂浓度级别的测量单位为ions/cm3。位置的测量单位为纳米。栅极结构200(图8) 的中心位置为O。栅极结构200的中心左侧的位置为负单元，而在栅极结构200的右侧的位置为正单元。如图表300所示，掺杂浓度级别随着位置越来越靠近栅极结构200的中心而变小，并且随着位置越来越远离栅极结构200的中心而变大。以上讨论的NO、NI、和N2区域的近似边界在图9中以虚线表示。可以看出区域NO的掺杂浓度级别是这三个区域里面最轻的，并且在这里示出的实施例中低于大约
7.3xl017iOnS/cm3。区域N2的掺杂浓度级别是这三个区域中最高的，并且在这里示出的实施例中等于或高于大约7. 7X 1019ions/cm3。区域NI的掺杂浓度级别在这三个区域中处在中间并且在此所示的实施例中处在大约7. 3X1017ions/cm3和大约7. 7X 1019ions/cm3之间。 另外，图9示出在此所讨论的FinFET器件的非均匀掺杂轮廓。尽管掺杂浓度级别改变，但是在所有三个区域N0、N1和N2中都保持了相同的掺杂极性。在一个实施例中，所有三个区域N0、N1和N2是N-型掺杂的。在另一实施例中，所有三个区域NO、NI和N2是P-型掺杂的。FinFET器件的栅极长度Lg也在图9中示出。在实施例中，该栅极长度Lg等于栅极结构200的宽度210 (如图8所示)。如图9所示，该栅极长度Lg从区域NO向区域NI延伸。这也与图8所示的一致。图3-图8示出根据绝缘物上硅(SOI)方法制造FinFET器件的工艺流程。图10-图 14示出根据包括使用体硅代替SOI方法的可选实施例所制造的FinFET器件100A的各种横截面视图和顶视图。为了尺寸一致和清楚，与图3-8中所示的部件相似的部件在图10-14 同样地进行标记。参考图IOA-图10C，半导体层130形成在基板110上。在这里，基板IlOA包含掺杂硅材料，例如P型掺杂硅材料，而非包含介电材料。基板IlOA的掺杂极性与半导体层130 的掺杂极性相反。基板IlOA对于n-FET器件是p型基板，基板IlOA对于p-FET器件是η 型基板。参考图IlA-图11C，半导体层130被图案化成延长的鳍状结构150。与图4所示
9的上述实施例不同，如图IlA所示，该图案化工艺还去除了基板IlOA的部分。此后，绝缘材料400形成在基板IlOA在鳍状结构150的任意侧上的被去除部分中。该绝缘材料可以包括介电材料，例如氧化硅材料。现参考图12A-图12C，栅电极层180和栅极介电层170形成在鳍状结构150上。 现参考图13A-图13C，栅电极层180和栅极介电层170被图案化，从而形成栅极结构200。 栅极结构200包围着鳍状结构150。在栅极结构200形成之后，实施注入工艺220，从而形成源极/漏极区域230-231。现参考图14A-图14C，包围着栅极结构200的长边形成有栅极隔离件240和241。然后，实施注入工艺260，从而进一步限定出源极/漏极区域230-231。 此后，可以实施活化退火工艺。与以上结合图3-图8所论述的实施例相同，图10-图14所示的实施例在其鳍状结构中也具有非均匀的掺杂轮廓，例如，与图9所示相似的掺杂轮廓。图15A、图15B、图15C分别包括多个图表330-332，这些图表示出了根据本发明的各个方面的功函数和沟道剂量优化。在实施例中，经过优化的点处在Im(接通电流或漏极电流)和1。 (关断电流或泄漏电流)之间，具有在大约O和大约-2X1019之间的相关的沟道剂量。下面的表格I列出了本发明的一些实施例和其他器件之间的区别。这些其他器件包括传统的FinFET器件或传统的无结晶体管(junction-less transistor)以及经过调整的无结晶体管。可以理解，表格I中的区别只不过是实例而并非意在进行限制。可以存在其他区别，但出于简便并未在表格中列出。表格I.
权利要求
1.一种半导体器件，包括位于基板上方的半导体层，所述半导体层具有鳍状结构；位于所述鳍状结构上方的栅极结构，所述栅极结构具有栅极介电层和栅电极层，所述栅极结构包围着所述鳍状结构的部分；以及位于所述鳍状结构中的源极/漏极区域；其中，所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其余部分更轻的掺杂浓度级别。
2.根据权利要求I所述的半导体器件，其中，所述鳍状结构包括第一区域、第二区域以及第三区域，并且其中所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；以及所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。
3.根据权利要求2所述的半导体器件，其中，所述第一区域和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4至所述第二横向尺寸的7/8的范围内，或者所述第一区域、第二区域、和第三区域都具有相同的掺杂极性。
4.根据权利要求I所述的半导体器件，其中，所述基板是绝缘基板，或者所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂，或者所述半导体基板是N-型的FinFET器件，并且其中，所述栅极结构的功函数比价带边缘更接近于导带边缘，或者所述半导体基板是P-型的FinFET器件，并且其中，所述栅极结构的功函数比导带边缘更接近于价带边缘。
5.一种FinFET半导体器件，包括形成在基板上方的鳍状结构，所述基板包含以下材料中的一种硅材料和绝缘材料； 栅极，所述栅极至少部分地包围所述鳍状结构的部分；以及在所述鳍状结构中形成的源极/漏极；其中所述鳍状结构包括第一部分、第二部分、和第三部分；所述第一部分完全被所述栅极包围；所述第二部分至少部分地被所述栅极包围，并且具有比所述第一部分更重的掺杂浓度级别；并且所述第三部分未被所述栅极包围，并且具有比所述第二部分更重的掺杂浓度级别。
6.根据权利要求5所述的FinFET半导体器件，其中所述第二部分位于所述第一部分和所述第三部分之间；并且所述第一部分、所述第二部分、和所述第三部分都具有相同的掺杂极性，或者所述FinFET器件是N-型器件，并且其中，所述栅极的功函数比价带边缘更接近于导带边缘，或者所述FinFET器件是P-型器件，并且其中，所述栅极比导带边缘更接近于价带边缘。
7.—种制造半导体器件的方法，包括在基板上形成半导体层；将所述半导体层图案化成鳍状结构；在所述鳍状结构上方形成栅极介电层和栅电极层；图案化所述栅极介电层和所述栅电极层，使得所形成的所述栅极结构包围所述鳍状结构的部分；以及实施多个注入工艺，从而在所述鳍状结构中形成源极/漏极，实施所述多个注入工艺， 使得所述鳍状结构中的掺杂轮廓是非均匀的，并且其中，被所述栅极结构包围的所述鳍状结构的部分的第一区域具有比所述鳍状结构的其他区域更轻的掺杂浓度级别。
8.根据权利要求7所述的方法，其中，实施所述多个注入工艺，使得所述第一区域、第二区域和第三区域形成在所述鳍状结构中；并且其中，所述第一区域具有第一掺杂浓度级别；所述第二区域与所述第一区域邻近设置，并且部分地被所述栅极结构包围，并且具有第二掺杂浓度级别，所述第二掺杂浓度级别大于所述第一掺杂浓度级别；并且所述第三区域与所述第二区域邻近设置，但未被所述栅极结构包围，并且具有第三掺杂浓度级别，所述第三掺杂浓度级别大于所述第二掺杂浓度级别。
9.根据权利要求8所述的方法，其中，所述第一部分和所述栅极结构具有相应的朝向相同方向延伸的第一横向尺寸和第二横向尺寸，并且其中，所述第一横向尺寸为所述第二横向尺寸的大约1/4至所述第二横向尺寸的7/8的范围内，或者所述第一区域、所述第二区域、和所述第三区域都具有相同的掺杂极性，或者所述基板是体硅基板，并且其中，所述体硅基板和所述半导体基板相反地进行掺杂。
10.根据权利要求7所述的方法，其中，所述基板是绝缘基板，或者所述半导体基板是N-型的FinFET器件，并且进一步包括调整所述栅极结构的功函数，使得所述功函数比价带边缘更接近于导带边缘，或者所述半导体基板是P-型的FinFET器件，且进一步包括调整所述栅极结构的功函数， 使得所述功函数比导带边缘更接近于价带边缘。
全文摘要
本发明公开了一种在基板上形成半导体层的方法。该方法包括将半导体层图案化成鳍状结构。该方法包括在鳍状结构上方形成栅极介电层和栅电极层。该方法包括图案化栅极介电层和栅电极层，从而使得所形成的栅极结构包围鳍状结构的部分。该方法包括实施多个注入工艺，从而在鳍状结构中形成源极/漏极区域。实施多个注入工艺，从而使得鳍状结构中的掺杂轮廓是非均匀的，并且被栅极结构包围的鳍状结构的部分的第一区域具有比该鳍状结构的其他区域更轻的掺杂浓度级别。本发明还提供了一种非均匀沟道无结晶体管。
文档编号H01L21/336GK102610642SQ20111029927
公开日2012年7月25日 申请日期2011年9月28日 优先权日2011年1月21日
发明者后藤贤一, 吴志强 申请人:台湾积体电路制造股份有限公司