专利名称：半导体元件的利记博彩app
技术领域：
本实施方式涉及半导体元件。
背景技术：
在开关电源、变换器等的电路中使用开关元件、ニ极管等的功率半导体元件。这样的功率半导体元件被要求高耐压 低导通电阻化。元件耐压与导通电阻之间存在由元件材料決定的矛盾(trade-off)关系。该矛盾关系能够通过将宽禁带半导体作为开关元件材料使用来改善。其中，作为容易成为低导通电阻的元件，例如存在具有氮化铝镓(AlGaN)/氮化镓(GaN)异质构造的异质结场效应晶体管(HFET)。在HFET中，通过异质界面沟道的高移动度及通过压电极化而产生的高电子浓度，实现低导通电阻化。但是，由于在HFET中通过压电极化产生电子(2维电子云)，因此通常，栅极阈值电压为负。因此，HFET为常导通(normally on)。开关电源等的功率电子器件用途中，从防止接通电源时的冲击电流等的安全方面考虑，栅极阈值电压优选为正。即，功率电子器件的用途中，常截止(normally off)动作是必不可少的。为了使HFET常截止，有在栅极电极下侧引入P型GaN层的手段、引入凹陷栅极(recess gate)构造的手段、引入MOS型沟道构造的手段。但是，对于p型GaN层的杂质浓度的控制、凹陷深度控制，需要复杂的处理技木。因此，在现实的HFET中，栅极阈值电压(Vth)容易产生偏差。此外，在MOS型沟道构造中，虽然栅极阈值电压的偏差得到抑制，但成为在MIS栅极界面形成反型沟道的构造，移动度低，导通电阻増加。
发明内容
本发明的实施方式提供导通电阻低、进行常截止动作、可靠性高的半导体元件。根据实施方式，半导体元件具备第i半导体层，在支承基板上N面成长，包含AlxGa1^xN(O彡X < I);第2半导体层，形成在上述第I半导体层上，包含无掺杂或第I导电型的AlYGai_YN(0 < I, X < Y);以及第3半导体层，形成在上述第2半导体层上，包含AlzGa1J (O彡Z < 1，Ζ < Y)。实施方式的半导体元件具备与上述第3半导体层连接的第I主电极、与上述第3半导体层连接的第2主电极、以及在上述第I主电极与上述第2主电极之间的上述第3半导体层之上设置的栅极电扱。上述第3半导体层的厚度在上述栅极电极下选择性地变薄。根据本发明的实施方式，能够提供导通电阻低、进行常导通动作、可靠性高的半导体元件。
图I是第I实施方式的氮化物半导体元件的主要部分示意图，图I (a)是主要部分截面示意图，图1(b)是主要部分俯视示意图。图2是參考例的氮化物半导体元件的主要部分截面示意图。图3是第I实施方式的第I变形例的氮化物半导体元件的主要部分截面示意图。图4是第I实施方式的第2变形例的氮化物半导体元件的主要部分截面示意图。图5是第2实施方式的氮化物半导体元件的主要部分截面示意图。图6是第2实施方式的第I变形例的氮化物半导体元件的主要部分截面示意图。图7是第2实施方式的第2变形例的氮化物半导体元件的主要部分截面示意图。图8是第3实施方式的氮化物半导体元件的主要部分截面示意图。
具体实施例方式以下，參照
实施方式。以下所示的图中，对相同的构成要素赋予了相同的符号。(第I实施方式)图I是第I实施方式的氮化物半导体元件的主要部分示意图，图I (a)是主要部分截面示意图，图I (b)是主要部分俯视示意图。图I (a)中示出了图I (b)的X-X’截面。在氮化物半导体元件IA中，在支承基板10上，层叠有多个半导体结晶层。各半导体结晶层是N面(氮面)生长层。S卩，各半导体结晶层的上表面为终止于N面的面。各半导体结晶层例如通过外延生长法形成。支承基板10例如是碳化硅(SiC)基板。在支承基板10之上，设有缓冲层11。缓冲层11例如具有两层半导体层。例如，缓冲层11具有与支承基板10接触的氮化铝缓冲层(AlN缓冲层)11a、以及设置在AlN缓冲层Ila之上的氮化镓缓冲层(GaN缓冲层)lib。AlN缓冲层IIa的上表面以及GaN缓冲层Ilb的上表面为终止于N面的面。在实施方式中，将包括缓冲层11的半导体层设为第I半导体层。第I半导体层的组成是AlxGagN (O ^ X< I)。在氮化物半导体元件IA中，在缓冲层11之上设有无掺杂或η型阻挡(barrier)层15。在本说明书中，例如，将η型设为第I导电型，将P型设为第2导电型。阻挡层15例如是氮化铝镓阻挡层(AlGaN阻挡层)。阻挡层15是N面生长层。S卩，阻挡层15的上表面为终止于N面的面。在实施方式中，将包括阻挡层15的半导体层设为第2半导体层。第2半导体层的组成是AlyGa1-N (O く Y≤1，X く Y)。在阻挡层15之上，设有无掺杂的沟道层16。沟道层16例如是氮化镓沟道层(GaN沟道层)。沟道层16是N面生长层。即，沟道层16的上表面为终止于N面的面。在实施方式中，将包括沟道层16的半导体层设为第3半导体层。第3半导体层也可以包含铝(Al)。第3半导体层的组成是AlzGai_zN(0≤Z < 1，Z < Y)。除了后述的凹陷部16r以外的沟道层16的厚度例如是阻挡层15的厚度的10倍左右。阻挡层15的厚度例如是30nm。但是，阻挡层15的厚度与沟道层 16的厚度之比、以及阻挡层15的厚度不限于这些值。沟道层16与作为第I主电极的源极电极20连接。沟道层16与作为第2主电极的漏极电极21连接。在沟道层16之上，设有栅极绝缘膜30。在源极电极20与漏极电极21之间，隔着栅极绝缘膜30而设有栅极电极31。即，栅极绝缘膜30设置在栅极电极31与沟道层16之间。源极电极20、漏极电极21以及栅极电极31从与支承基板10的主面垂直的方向看，以长条状延伸。作为栅极电极31的材质，选择功函数小的材料。例如，作为栅极电极31的材质，选择白金(Pt)，钯(Pd)等。但是，栅极电极31的材质不限于这些材料。
在氮化物半导体元件IA中，沟道层16的厚度在栅极电极31下选择性地变薄。例如，栅极电极31下的沟道层16向阻挡层15侧陷下。即，在栅极电极31下的沟道层16中，设有凹陷部16r，该凹陷部16包括比沟道层16的上表面16a低的底面16b和锥状的侧面16w。栅极电极31从沟道层16的上表面16a进ー步延伸到凹陷部16r的底面16b侧。在底面16b及侧面16w与栅极电极31之间,夹着栅极氧化膜30。氮化物半导体元件IA的各半导体结晶层通过将N面外露在上表面侧的生长处理(process)来形成。因此，通过压电极化产生的电子Ie在阻挡层15与沟道层16之间的异质界面上产生，而不是在缓冲层11与阻挡层15之间的异质界面上产生。例如，异质界面沟道在栅极绝缘膜30侧产生。通过设为这样的构造，在氮化物半导体元件IA中，处理偏差变小，成为低导通电阻，并且实现常截止动作。这里为了比较，在图2中表示作为參考例的氮化物半导体元件100。图2是參考例的氮化物半导体元件的主要部分截面示意图。在图2所示的氮化物半导体元件100中，在支承基板10之上设有缓冲层110。例如，在支承基板10之上，设有氮化铝缓冲层110a。在氮化铝缓冲层IlOa之上设有氮化镓缓冲层IlOb0AlN缓冲层IlOa的上表面以及GaN缓冲层IlOb的上表面为终止于镓(Ga)面的面。在缓冲层11之上，设有无掺杂的沟道层(GaN沟道层)160。在沟道层160之上，设有无掺杂或η型的阻挡层(AlGaN阻挡层)150。阻挡层150的厚度是沟道层160的厚度的1/10左右。例如，没有设置凹陷部150r的阻挡层150的厚度是30nm。阻挡层150的上表面以及沟道层160的上表面为终止于镓面的面。即，氮化物半导体元件100的各半导体结晶层通过将镓面外露在上表面侧的生长处理而形成在支承基板10上。在氮化物半导体元件100中，通过压电极化产生的电子IOOe在阻挡层150与沟道层160之间的异质界面产生。异质界面沟道形成在缓冲层110侧。在该氮化物半导体元件100中，为了实现常截止动作，采用了减薄阻挡层150的手段。例如，在栅极电极31下的阻挡层150设有凹陷部150r。但是，阻挡层150的膜厚比沟道层160的膜厚薄，使本来薄的阻挡层150进ー步变薄地进行控制的技术较复杂。例如，需要将凹陷部150r的底部的阻挡层150的厚度控制为几纳米级(例如，5nm左右)。此外，氮化物半导体元件100中，若在截止状态下在源极电极20与漏极电极21之间施加高电压，则异质界面沟道中的电子IOOe有可能被捕集(trap)到栅极氧化膜30与阻挡层150之间的界面(钝化界面)。例如，若在截止状态下在源极电极20与漏极电极21之间施加高电压，则在栅极电极31的端部引起电场集中。由高电场加速的电子经由阻挡层150跃入作为钝化膜的栅极氧化膜30，而有可能被捕集到栅极氧化膜30与阻挡层150之间的界面。电子一旦被捕集到钝化界面，则电子即使在氮化物半导体元件100处于导通状态或施加电压下降了的状态也不易被释放。因此，通过被捕集的电子，异质界面沟道被部分性地耗尽，导通电阻有可能增加(电流崩塌现象的发生)。此外，在氮化物半导体元件100中，由高电场加速的电子跃入栅极氧化膜30中，因此栅极氧化膜30有可能产生缺陷。由此，在氮化物半导体元件100中，有可能特性变动而引起可靠性恶化。
此外，作为实现常截止动作的其他手段，有在栅极电极31下的阻挡层150之上形成P型GaN层的手段。但是，控制P型GaN层的杂质浓度的处理较复杂。相对于此，图I所示的氮化物半导体元件IA的各半导体结晶层是N面生长层。因此，通过压电极化产生的电子Ie在阻挡层15与沟道层16之间的异质界面产生。并且，在截止状态下，为了对栅极电极31下进行耗尽，选择性地减薄栅极电极31下的沟道层16，对栅极电极31使用功函数小的材料。例如，通过选择性地减薄栅极电极31下的沟道层16，从而选择性地抑制栅极电极31下的压电极化，并选择性地减少栅极电极31下的异质界面沟道的电子浓度。沟道层16的厚度比阻挡层15的厚度厚。因此，在形成凹陷部16r吋，关于蚀刻深度的控制不要求精密性。并且，通过将栅极电极31的材质设为功函数小的材料，根据由栅极电极31与沟道层16的功函数差而产生的平带电压，在截止状态下对栅极电极31下更容易进行耗尽。由此，在氮化物半导体元件IA中，实现常截止动作。进而，在氮化物半导体元件IA中，不需要形成上述P型GaN层的处理。即，不需要对P型GaN层的杂质浓度进行控制的复杂的处理。因此，在氮化物半导体元件IA中，栅极阈值电压(Vth)的偏差减小。此外，氮化物半导体元件IA不是MOS型沟道构造。例如，作为具有MOS型沟道的混合型构造的HFET，有如下结构仅栅极部分去除AlGaN阻挡层，作为MOS沟道构造，在偏置区域(栅极电极与源极电极之间、以及栅极电极与漏极电极之间)形成AlGaN阻挡层。该MOS型沟道构造的HFET中，通过形成在栅极电极正下方的反型沟道，使源极电极与漏极电极之间通电。另ー方面，实施方式的氮化物半导体元件IA在导通状态下不形成反型沟道。SP，在氮化物半导体元件IA中，在栅极电极31的正下方不形成反型沟道，而是形成异质界面沟道。因此，在氮化物半导体元件IA中，沟道移动度高，实现低导通电阻。此外，在氮化物半导体元件IA中，沟道层16的厚度比阻挡层15的厚度厚。因此，栅极绝缘膜30与异质界面通过沟道层16在空间上分离。因此，在氮化物半导体元件IA中，上述的电流崩塌现象得到抑制，导通电阻増加，不易引起可靠性恶化。像这样，氮化物半导体元件IA具有低导通电阻、进行常截止动作，并具有高可靠性。接着，对氮化物半导体元件IA的变形例进行说明。以下说明的氮化物半导体元件的各半导体结晶层是N面生长层。(第I实施方式的第I变形例)图3是第I实施方式的第I变形例的氮化物半导体元件的主要部分截面不意图。
在氮化物半导体元件IB中，沟道层16的厚度在源极电极20下以及漏极电极21下选择性地变薄。S卩，在源极电极20下的沟道层16设有沟槽(trench) 16ta。在沟槽16ta中设有源极电极20。在氮化物半导体元件IB中，在漏极电极21下的沟道层16设有沟槽16tb。在沟槽16tb中设有漏极电极21。即，源极电极20及漏极电极21对于沟道层16形成有沟槽接点。
由此，源极电极20及漏极电极21的针对沟道层16的空间距离变短。结果，源极电极20及漏极电极21的针对沟道层16的欧姆电阻降低。即，在氮化物半导体元件IB中，与氮化物半导体元件IA相比，导通电阻进一步降低。(第I实施方式的第2变形例)图4是第I实施方式的第2变形例的氮化物半导体元件的主要部分截面示意图。在氮化物半导体元件IC中，作为第I半导体层的阻挡层11的至少一部分的导电型为P型，或者，阻挡层11的至少一部分的电阻率比沟道层16的电阻率高。例如，在氮化物半导体元件IC中，在缓冲层Ila与阻挡层15之间，设有p型的缓冲层IIP。缓冲层IlP包含AlllGa1-UN(0彡U彡I)。通过将缓冲层Ilp设置在阻挡层15下，在氮化物半导体元件IC中，与氮化物半导体元件IA相比，缓冲层Ilp的电位上升。由此，即使在源极电极20与漏极电极21之间施加高电压，电子也难以流到缓冲层llp，抑制了设置在沟道层16的正下方的缓冲层内流过的漏电流。此外，在氮化物半导体元件IC中，通过设置p型的缓冲层llp，夹持阻挡层15，阻挡层15与沟道层16之间的界面的电位上升。由此，进一步促进栅极电极31下的耗尽。SP，在氮化物半导体元件IC中，与氮化物半导体元件IA相比，栅极阈值电压更向正值(plus)侧偏移。结果，在氮化物半导体元件IC中，更可靠地实现常截止。在缓冲层Ila与阻挡层15之间，除了设置p型的缓冲层Ilp之外，还与氮化物半导体元件IA同样地设置缓冲层11b，该缓冲层Ilb中可以掺杂碳(C)，铁(Fe)等。由此，缓冲层Ilb的电阻率* cm)比沟道层16的电阻率高，即使向源极电极20与漏极电极21之间施加高电压，在缓冲层Ilb中也不易流过漏电流。这样，在氮化物半导体元件IC中设置高电阻的缓冲层lib。(第2实施方式)图5是第2实施方式的氮化物半导体元件的主要部分截面示意图。在氮化物半导体元件2A中，在沟道层16的表面形成有P型GaN层40a。即，在沟道层16与栅极绝缘膜30之间设有p型GaN层40a。p型GaN层40a是包含AluGagN (0彡U彡I)的第4半导体层。由于在沟道层16之上设有p型GaN层40a，因此异质界面沟道的电位上升，栅极电极31下的沟道易于耗尽。由此，在氮化物半导体元件2A中，与氮化物半导体元件IA相比，栅极阈值电压更向正值侧偏移。结果，在氮化物半导体元件2A中，更可靠地实现常截止。p型GaN层40a设置在无掺杂的沟道层16之上，因此p型GaN层40a中的掺杂物难以向沟道层16侧扩散。由此，p型GaN层40a的杂质浓度的控制性变高。此外，氮化物半导体元件2A的异质界面是无掺杂的，所以沟道移动度高，维持低导通电阻。此外，在氮化物半导体元件2A中，p型GaN层40a的一端与源极电极20连接。在P型GaN层40a与漏极电极21之间的沟道层16之上，设有栅极绝缘膜30。由此，通过雪崩击穿产生的空穴经由P型GaN层40a迅速排出到源极电极20。结果，氮化物半导体元件2A具有高雪崩耐量。
在氮化物半导体元件2A中，代替p型GaN层40a而将p型InGaN层或其他p型半导体层设置在沟道层16与栅极绝缘膜30之间也得到相同的效果。除了 p型GaN层40a、p型InGaN层、其他p型半导体层除了单结晶生长层以外，也可以是多晶层、非晶质层。多晶层、非晶质层例如通过CVD (Chemical Vapor Deposition :化学气相沉积)等的减压堆积法来形成。(第2实施方式的第I变形例)图6是第2实施方式的第I变形例的氮化物半导体元件的主要部分截面示意图。在氮化物半导体元件2B中，在沟道层16的表面形成有p型GaN层40b。S卩，在沟道层16与栅极绝缘膜30之间设有p型GaN层40b。p型GaN层40b的成分与上述p型GaN层40a相同。p型GaN层40b没有覆盖沟道层16的整个上表面。p型GaN层40b选择性地设置在栅极电极31下。p型GaN层40b也可以选择性地设置在凹陷部16r的底面16b。由于在栅极电极31下的沟道层16之上设置了 p型GaN层40b，因此栅极电极31下的异质界面沟道的电位上升，栅极电极31下的沟道易于耗尽。由此，在氮化物半导体元件2B中，与氮化物半导体元件IA相比，栅极阈值电压更向正值侧偏移。结果，在氮化物半导体元件2B中，更可靠地实现常截止。(第2实施方式的第2变形例)图7是第2实施方式的第2变形例的氮化物半导体元件的主要部分截面示意图。在氮化物半导体元件2C中，没有设置上述栅极氧化膜30。在沟道层16的表面，形成有p型GaN层40b。即，在氮化物半导体元件2C中，p型GaN层40b选择性地设置在凹陷部16r的底面16b。p型GaN层40b没有覆盖沟道层16的整个上表面。并且，栅极电极32与P型GaN层40b连接。栅极电极32没有与沟道层16接触。由于在栅极电极32下的沟道层16的表面设置了 P型GaN层40b，因此栅极电极32下的异质界面沟道的电位上升，栅极电极32下的沟道易于耗尽。由此，在氮化物半导体元件2C中，与氮化物半导体元件IA相比，栅极阈值电压更向正值侧偏移。结果，在氮化物半导体元件2C中，更可靠地实现常截止。(第3实施方式)图8是第3实施方式的氮化物半导体元件的主要部分截面示意图。在氮化物半导体元件3中，阻挡层15的厚度在栅极电极31下选择性地变薄。在栅极电极31下的阻挡层15，设有凹陷部15i■，该凹陷部15i■包括比该阻挡层15的上表面15a低的底面15b、以及锥状的侧面15w。沟道层16向凹陷部15r内延伸。在氮化物半导体元件3中，栅极电极31下的阻挡层15的厚度变薄，因此在栅极电极31下，通过压电极化产生的电子数降低。由此，在氮化物半导体元件3中，与氮化物半导体元件IA相比，栅极阈值电压更向正值侧偏移。结果，在氮化物半导体元件3中，更可靠地实现常截止。以上，说明了氮化物半导体元件。实施方式不限定于上述实施方式，在不脱离实施方式的主旨的范围内能够进行各种变形来实施。
例如，在支承基板10之上设置的阻挡层15/沟道层16的组合也可以是GaN层/InGaN 层、AlN 层 /AlGaN 层、InAlN 层 /GaN 层。此外，作为支承基板10，除了 SiC基板以外，还可以使用蓝宝石基板、硅(Si)基板、GaN基板等。不依赖于支承基板10的种类，不管是导电性还是绝缘性都可通过使N面生长来实施。此外，支承基板10既可以是用于使各半导体结晶层生长的基板，也可以是使各半导体结晶层生长之后粘贴到AlN缓冲层Ila的基板。在本说明书中，各半导体结晶层的N面生长层能够置换为GaN结晶的(0，0，0，_1)面。另外，也可以将P型GaN层40b与源极电极20通过外部布线来电连接。由此，通过雪崩击穿而产生的空穴经由P型GaN层40b迅速排出到源极电极20。结果，氮化物半导体元件2B具有高雪崩耐量。在本说明书中，“氮化物半导体”包括化学式BxINyAlzGamzN (0彡x彡I， 0彡y彡1,0彡z彡l,x+y+z ( I)中将组成比x、y以及z在各自的范围内改变的所有组成的半导体。另外，以下的成分也包含于“氮化物半导体”，即还包含在上述化学式中N(氮)以外的V族元素、还包含为了控制导电型等各种物性而添加的各种元素、以及还包含无意地包含的各种元素。以上，参照具体例说明了本发明的实施方式。但是，本发明不限定于这些具体例。即，本领域技术人员对这些具体例加入了适当变更设计的结构只要具备本发明的特征，则包含于本发明的范围。上述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等不限定于例示的内容，能够进行适当变更。此外，上述各实施方式所具备的各要素只要技术上可行，则能够进行组合，组合这些的结构只要包含本发明的特征则包含于本发明的范围。此外，在本发明的思想范畴内，本领域技术人员能够想到各种变更例以及修改例，应理解为这些变更例以及修正例也属于本发明的范围。说明了本发明的几个实施方式，这些实施方式是举例，并不限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和主旨，并且包含于在权利要求书中记载发明及其等效的范围。
权利要求
1.一种半导体元件，其特征在于，具备 第I半导体层，在支承基板上N面生长，包含AlxGai_xN，其中O < X < I ; 第2半导体层，形成在上述第I半导体层上，包含无掺杂或第I导电型的AlYGai_YN，其*0<Y<1，X<Y， 第3半导体层，形成在上述第2半导体层上，包含A1ZG&1_ZN，其中O < Z < 1，Z < Y ; 第I主电极，与上述第3半导体层连接； 第2主电极，与上述第3半导体层连接；以及 栅极电极，设置在上述第I主电极与上述第2主电极之间的上述第3半导体层上； 上述第3半导体层的厚度在上述栅极电极下选择性地变薄。
2.如权利要求I所述的半导体元件，其特征在于， 在上述栅极电极与上述第3半导体层之间还具备栅极绝缘膜。
3.如权利要求I所述的半导体元件，其特征在于， 上述第3半导体层的厚度在上述第I主电极下以及上述第2主电极下选择性地变薄。
4.如权利要求I所述的半导体元件，其特征在于， 在上述第3半导体层形成有第I沟槽和第2沟槽； 在上述第I沟槽内设有上述第I主电极，在上述第2沟槽内设有上述第2主电极。
5.如权利要求I所述的半导体元件，其特征在于， 上述第I半导体层的至少一部分的导电型是第2导电型。
6.如权利要求I所述的半导体元件，其特征在于， 上述第I半导体层具有 氮化铝缓冲层，设置在上述支承基板上；以及 在上述氮化铝缓冲层上设置的包含AluGagN的层，其中O < U < I。
7.如权利要求I所述的半导体元件，其特征在于， 上述第I半导体层的至少一部分的电阻率比上述第3半导体层的电阻率高。
8.如权利要求6所述的半导体元件，其特征在于， 上述氮化镓缓冲层的电阻率比上述第3半导体层的电阻率高。
9.如权利要求I所述的半导体元件，其特征在于， 在上述第3半导体层的表面还具备第2导电型的第4半导体层。
10.如权利要求9所述的半导体元件，其特征在于， 在上述栅极电极与上述第3半导体层之间还具备栅极绝缘膜； 上述第4半导体层设置在上述第3半导体层与上述栅极绝缘膜之间。
11.如权利要求9所述的半导体元件，其特征在于， 上述第4半导体层包含AluGa1^1N,其中0 < U < I。
12.如权利要求9所述的半导体元件，其特征在于， 上述第4半导体层包含InYGai_YN，其中0≤Y≤I。
13.如权利要求9所述的半导体元件，其特征在于， 上述第4半导体层是多晶层或非晶质层。
14.如权利要求9所述的半导体元件，其特征在于， 上述第4半导体层与上述第I主电极连接。
15.如权利要求9所述的半导体元件，其特征在于， 在上述第4半导体层与上述第2主电极之间的上述第3半导体层之上，设有栅极绝缘膜。
16.如权利要求9所述的半导体元件，其特征在于， 在上述第3半导体层形成有第I沟槽和第2沟槽； 在上述第I沟槽内设有上述第I主电极，在上述第2沟槽内设有上述第2主电极。
17.如权利要求9所述的半导体元件，其特征在于， 上述第4半导体层在上述栅极电极下选择性地设置。
18.如权利要求17所述的半导体元件，其特征在于， 在上述第3半导体层形成有第I沟槽和第2沟槽； 在上述第I沟槽内设有上述第I主电极，在上述第2沟槽内形成有上述第2主电极。
19.如权利要求I所述的半导体元件，其特征在于， 上述第2半导体层的厚度在上述栅极电极下选择性地变薄。
20.如权利要求19所述的半导体元件，其特征在于， 在上述第3半导体层形成有第I沟槽和第2沟槽； 在上述第I沟槽内设有上述第I主电极，在上述第2沟槽内设有上述第2主电极。
全文摘要
根据实施方式，半导体元件具备第1半导体层，在支承基板上N面生长，包含AlXGa1-XN(0≤X＜1)；第2半导体层，形成在上述第1半导体层上，包含无掺杂或第1导电型的AlYGa1-YN(0＜Y≤1，X＜Y)；以及第3半导体层，形成在上述第2半导体层上，包含AlZGa1-ZN(0≤Z＜1，Z＜Y)。实施方式的半导体元件具备与上述第3半导体层连接的第1主电极、与上述第3半导体层连接的第2主电极、以及设置在上述第1主电极与上述第2主电极之间的上述第3半导体层之上的栅极电极。上述第3半导体层的厚度在上述栅极电极下选择性地变薄。
文档编号H01L29/205GK102623498SQ20111024119
公开日2012年8月1日 申请日期2011年8月22日 优先权日2011年1月26日
发明者斋藤涉, 藤本英俊 申请人:株式会社东芝