专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，特别地涉及一种具有在超薄外延硅化物上的提升源/漏(RSD)的新型金属氧化物半导体场效应晶体管(MOSFET)器件结构及其制造方法。
背景技术：
随着技术节点持续推进，以MOS晶体管栅极宽度或沟道长度为代表的集成电路特征尺寸持续缩减，使得沟道电阻随之降低，一定程度上提高了器件性能。然而沟道缩短之后带来了诸如短沟道效应等一系列问题，抑制了器件性能的进一步提升。为了克服短沟道效应，晶体管的源漏深度必须相应地或者以更大比例缩减，使得源漏节变得越来越浅，例如仅为长沟道器件源漏结深的70%，因此源漏寄生电阻急剧增大。
当物理栅长度进入亚30nm区域时，源漏寄生电阻增大对器件性能的阻碍影响已经超过了沟道电阻降低带来的益处。因此，如何有效降低寄生源漏以提升器件性能成为了巨大的挑战。传统的解决方案中，提出对源漏尽可能高浓度地掺杂以降低寄生电阻。但是，由于固溶度极限以及短沟道效应控制要求突变掺杂界面，源漏掺杂变得越来越受限。为了解决这一问题，提出了一些方案。除了由本发明申请人所提出的例如为金属硅化物源漏MOSFET的新型器件结构之外，业界还使用通过选择性外延(SEG)制造的提升源漏来通过增厚结深以减小源漏薄膜电阻从而减小寄生源漏电阻。参见附图1，为这种提升源漏MOSFET的结构示意图。其中，被STI2包围的衬底I上沉积形成栅极介质3、栅极4，源漏低浓度注入形成源漏延伸区5A，然后栅极介质2和栅极3两侧形成侧墙6，源漏高浓度注入形成源漏重掺杂区5B，以侧墙6为掩模进行SEG，使得侧墙6两侧的源漏重掺杂区5B部分外延形成提升源漏(RSD)区5C。为了进一步减小电阻，可以在SEG之后在RSD区5C上形成金属硅化物7，构成源漏接触。尽管这种提升源漏上形成的金属硅化物源漏接触能一定程度上减小源漏寄生电阻，但是这种结构仍有相当大的进一步改进结构、提升性能的余地。特别是在图I椭圆线所示区域内，由于SEG受源漏材料晶向的影响，不同方向上外延生长速度不一致，使得RSD区5C和侧墙6之间存在空隙，进而该空隙无法被金属硅化物7完全填充，故图I所示区域构成高阻区，存在于沟道区至RSD 5C上金属硅化物7之间，使得源漏寄生电阻仍然较大。因此，单纯的超浅硅源漏与硅RSD的简单叠加无法有效地进一步降低源漏电阻。总而言之，当前的提升源漏MOSFET无法进一步有效降低源漏电阻，亟需一种改进的新型器件结构及其制造方法。
发明内容
本发明提供了一种半导体器件，包括衬底、位于衬底中的沟道区、位于衬底中的源漏区、位于沟道区上的栅极堆叠结构、位于栅极堆叠结构两侧的侧墙、位于侧墙两侧的源漏区上的提升源漏、位于提升源漏上的源漏接触金属硅化物，其特征在于源漏区与提升源漏之间还具有外延生长的超薄金属硅化物。其中，源漏区包括源漏延伸区和重掺杂源漏区。其中，外延生长的超薄金属硅化物与侧墙下方的沟道区接触。其中，外延生长的超薄金属硅化物包括NiSi2_y(0 ^ y < I)、NihPtySi2_y(0 < x
<1,0 ^ y < l)、CoSi2_y(0 ^ y < I)或 N“_xCoySi2_y (0 < x < 1，0 彡 y < I)。其中，衬底为Si、SOI、SiGe 或 SiC。其中，源漏接触金属硅化物包括CoSi2、NiSi、NiPtSi、NiCoSi2。其中，栅极堆叠结构包括栅极介质和栅极。其中，栅极介质包括氧化硅、氮氧化硅或高k材料,栅极包括掺杂多晶娃、金属、金属合金或金属氮化物。其中，提升源漏包括Si、SihGex 或 Si Jx(O < x < I)。其中，提升源漏时对其进行η型或ρ型原位掺杂。本发明还提供了一种半导体器件制造方法，包括在衬底上形成栅极堆叠结构以及侧墙；在衬底中形成源漏区，源漏区之间构成沟道区；在源漏区中形成外延生长的超薄金属硅化物；在侧墙两侧的外延生长的超薄金属硅化物上形成提升源漏；在提升源漏上形成源漏接触金属硅化物。其中，依次以栅极堆叠结构和侧墙为掩模，两次注入形成源漏延伸区和重掺杂源漏区构成的源漏区。其中，在源漏区上淀积第一金属层，退火使得第一金属层与源漏区中的硅反应并剥除未反应的第一金属层，形成外延生长的超薄金属硅化物并与侧墙下方的沟道区接触。其中，第一金属层包括Ni、Co、Pt及其合金,厚度为I至5nm,所形成的外延生长的超薄金属硅化物包括 NiSi2_y(0 ^ y < I)、NihPtySih (O < X < 1,0 ^ y < l)、CoSi2_y(0 ^ y < I)或 NihC0ySi2_y(0 <x<l，0Sy<l)。其中，采用MBE、CVD或ALD在外延生长的超薄金属硅化物上形成提升源漏。其中，提升源漏包括Si、SihGex或SipxCx(O < x < I)，提升源漏时对其进行η型或P型原位掺杂。其中，在提升的源漏上淀积第二金属层，退火使得第二金属层与提升源漏中的硅反应并剥除未反应的第二金属层，形成源漏接触金属硅化物。其中，第二金属层包括Ni、Co、Pt及其合金，厚度为I至30nm，所形成的源漏接触金属硅化物包括CoSi2、NiSi、NiPtSi、NiCoSi2O其中，在500至850°C下退火。其中，衬底为Si、SOI或SiGe。依照本发明的新型MOSFET器件及其制造方法，由于在提升源漏下方有外延生长的超薄金属硅化物，使其直接与沟道区接触，避免出现侧墙与源漏之间的高阻区，从而进一步降低了源漏寄生电阻和接触电阻，大幅提高了器件性能。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
图I显示了现有技术的在RSD上形成有金属硅化物接触的MOSFET剖面示意图；以及图2至图8显示了依照本发明的新型MOSFET器件制造方法的各步骤对应的剖面示意图。
具体实施例方式以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能进一步有效降低源漏电阻的新型MOSFET结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。首先，参照图2，形成基本结构。提供衬底10，在衬底10中形成绝缘隔离区11，例如通过传统的光刻/刻蚀工艺在衬底10中刻蚀形成浅沟槽然后采用CVD等常用工艺使用 氧化物、氮氧化物等绝缘材料填充浅沟槽形成的浅沟槽隔离(STI) 11，其中衬底10可以是体硅、绝缘体上硅(SOI)、SiGe、SiC以及其他依照器件电学性能需要的任意(含硅)半导体材料。STIll深度小于衬底10厚度，在衬底10中形成为环状沟槽，被STIll包围的衬底10相当于器件的有源区。通过CVD等方法依次沉积栅极介质12、栅极13，并刻蚀形成栅极堆叠结构。栅极介质12可以是氧化硅、氮氧化硅等低k介质，也可以是氧化铪、氧化钽、钛酸钡等高k介质。栅极13可以是掺杂多晶娃或金属栅极,金属包括Al、Ti、Cu、W、Au、Ag等常用金属材料，栅极还可包括这些金属的合金以及这些金属的氮化物。以栅极堆叠结构为掩模，对衬底10进行低浓度的源漏离子注入，形成低掺杂的源漏延伸区14(也即LDD区)，该延伸区14结深较浅，掺杂类型和浓度依照器件导电特性需要而设定。在栅极堆叠结构两侧的衬底10上形成侧墙15，例如先均匀沉积氮化物层然后各向异性刻蚀，仅在栅极堆叠结构两侧留下氮化物层，形成为侧墙结构。以侧墙15为掩模，进行高浓度源漏离子注入，形成重掺杂源漏区16,其中重掺杂源漏区16比源漏延伸区14厚。其次，参照图3，在基本结构上形成金属层。在整个基本结构上通过例如溅射或蒸发的方式淀积一金属薄层17，用作金属硅化物的先导物，其材质为Ni、Co、Pt或其合金，其厚度约为I至5nm。具体地,金属层17可以是厚度小于5nm的Co层、厚度小于等于4nm的Ni层、厚度小于4nm的Ni-Pt合金层(其中Pt含量小于等于8%重量)、厚度小于等于4nm的Ni-Co合金层(其中Co含量小于等于10%重量)。如图3所示，金属层17覆盖栅极13、侧墙15、重掺杂源漏区16以及STI11，尤其是覆盖了侧墙15与重掺杂源漏区16相接的区域，使得稍后形成的金属硅化物能尽可能近地接触沟道区。再次，参照图4，形成金属硅化物。对整个结构在500至850°C下进行退火并剥除未反应的金属层17,使得金属层17中的金属与重掺杂源漏区16的表层部分的娃发生反应，外延生长形成超薄的金属硅化物18，其晶向与重掺杂源漏区16或衬底10 —致。外延超薄金属硅化物18位于重掺杂源漏区16的表面，其与源漏延伸区14的沿沟道方向的界面(也即外延超薄金属硅化物18与沟道区的界面)平行于侧墙15的侧面并优选地共面，实际上相当于外延超薄金属硅化物18直接与侧墙15下方的沟道区接触。外延超薄金属硅化物18与源漏延伸区的沿垂直沟道方向的界面平行于衬底10并位于重掺杂源漏区16的内部，也即重掺杂源漏区16仍含有部分未反应的硅。根据金属层17的材料不同，所形成的外延超薄金属娃化物 18 材质可以包括 NiSi2_y(0 <= y < I) > Ni1_xPtySi2_y (O <x<l,0<=y
<l)、CoSi2_y(0<=y< I)或NihCojUCXxC l，0<=y< I)，其厚度可以为 15nm。由于所选择的金属层17的材质、厚度和处理温度，所形成的外延超薄金属硅化物18具有与含硅衬底10相近、基本相等或相同的晶格常数，因此易于在衬底10上外延生长金属硅化物18以及在其上外延生长提升源漏。由于外延超薄金属硅化物18贴近侧墙15，大大降低了源漏与沟道区之间的接触电阻。接着,参照图5,在外延超薄金属娃化物上形成提升源漏(raised drain/source)。使用分子束外延(MBE)、CVD、原子层沉积(ALD)等等工艺在外延超薄金属硅化物18上形成提升源漏19，其中提升的源漏19材质可以是Si，或按照器件类型和应力需要而采用SipxGex或SipxCx (O < x < I)。提升源漏19可以通过原位(in-situ)掺杂或后期注入掺杂为η型或ρ型，构成NMOS或PM0S。值得注意的是，由于外延超薄金属硅化物18晶向依照重掺杂源漏区16或衬底10而不同，外延生长的提升源漏19在不同方向上生长速度不一 致，使其与侧墙15之间具有间隙。在传统工艺中由于没有外延超薄金属硅化物18的存在，源漏寄生电阻无法有效减小，而本发明中通过提升源漏19与重掺杂源漏16之间的外延超薄金属硅化物18有效降低了寄生电阻，大幅提高了器件性能。此外，在外延生长的超薄金属硅化物18上选择性外延生长(SEG) Si、SiGe或SiC，不仅仅可以用于MOSFET的提升源漏的形成，也可以用于其他半导体器件，例如光电器件。然后，参照图6，在整个结构上淀积另一金属层。在整个基本结构上通过例如溅射或蒸发的方式沉积另一金属薄层20，用作源漏接触金属硅化物的先导物，其材质为Ni、Co、Pt或其合金，其厚度约为I至30nm。具体地，金属层20可以是厚度l_30nm的Ni层、厚度l-30nm的Ni-Pt合金层(其中Pt含量小于等于8%重量)、厚度l_30nm的Ni-Co合金层(其中Co含量小于等于10%重量)。如图6所示，金属层20覆盖栅极13、侧墙15、提升源漏19以及STI11，尤其是填充了提升源漏19与侧墙15之间的空隙。随后，参照图7，形成源漏接触金属硅化物。对整个结构在500至850°C下进行退火并剥除未反应的金属层20，使得金属层20中的金属与提升源漏19的表层部分的硅发生反应，执行自对准硅化物工艺(SALICIDE)形成源漏接触金属硅化物21。源漏接触金属硅化物21位于提升源漏19的表面，其与提升源漏19的沿沟道方向的界面平行于侧墙15的侧面并以一定距离远离侧墙15，其与提升源漏19的沿垂直沟道方向的界面平行于衬底10并位于提升源漏19的内部，也即提升源漏19仍含有部分未反应的硅。根据金属层20的材料不同，所形成的源漏接触金属硅化物21材质可以包括CoSi2、NiSi、NiPtSi、NiCoSi2t5值得注意的是，源漏接触金属硅化物21形成方式以及厚度均不同于其下方的外延超薄金属硅化物18，源漏接触金属硅化物21的电阻由于其厚度较厚而低于外延超薄金属硅化物18。源漏接触金属硅化物21与侧墙15之间虽然存在间隙，但是其下方的外延超薄金属硅化物18仍能提供良好的源漏导电通路，降低了寄生电阻。最后，参照图8，进行后续MOS器件制造。在整个结构上沉积例如为氧化硅、氮氧化硅(可掺C)、多孔材料、低k材料构成的层间介质层(ILD) 22。CMP平坦化ILD22直至暴露出栅极13。在ILD22中光刻/干法刻蚀形成源漏接触孔，然后在源漏接触孔中填充源漏接触材料，例如W、Al、Ti、Ta及其氮化物，形成源漏接触23。
最后形成的MOSFET器件结构包括衬底10，衬底10中的STIll包围限定出有源区，有源区上形成有由栅极介质12和栅极13构成的栅极堆叠，栅极堆叠两侧的衬底10中具有源漏延伸区14，栅极堆叠结构两侧的衬底10上具有侧墙15，侧墙15两侧的衬底10中具有重掺杂源漏区16，重掺杂源漏区16表面具有外延生长的超薄金属硅化物18，侧墙15两侧的外延生长的超薄金属硅化物18上方具有SEG生长的提升源漏19，提升源漏19上形成有源漏接触金属硅化物21，ILD层22覆盖STIlI、提升源漏19、源漏接触金属硅化物21、侧墙15，源漏接触23穿过ILD层22与源漏接触金属硅化物21电接触。其中，外延生长的超薄金属硅化物18与源漏延伸区14 (或沟道区)的沿沟道方向的界面平行于侧墙15的侧面并优选共面，消除了金属硅化物的盲区，从而使得源漏寄生电阻进一步降低。依照本发明的新型MOSFET器件及其制造方法，由于在提升源漏下方增添了外延生长的超薄金属硅化物，使其直接与沟道区接触，避免出现侧墙与源漏之间的高阻区，从而进一步降低了源漏寄生电阻和接触电阻，大幅提高了器件性能。尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需 脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
权利要求
1.一种半导体器件，包括衬底、位于衬底中的沟道区、位于衬底中的源漏区、位于沟道区上的栅极堆叠结构、位于栅极堆叠结构两侧的侧墙、位于侧墙两侧的源漏区上的提升源漏、位于提升源漏上的源漏接触金属硅化物，其特征在于源漏区与提升源漏之间还具有外延生长的超薄金属硅化物。
2.如权利要求I所述的半导体器件，其中，源漏区包括源漏延伸区和重掺杂源漏区。
3.如权利要求I所述的半导体器件，其中，外延生长的超薄金属硅化物与侧墙下方的 沟道区接触。
4.如权利要求I所述的半导体器件，其中，外延生长的超薄金属硅化物包括NiSi2_y (O^y < I)、N“_xPtySi2_y (O < x < I, O ^ y < I)、CoSi2_y (0^y< I)或 NihCOySi2_y (0<X < 1,0 ^ y < I)。
5.如权利要求I所述的半导体器件，其中，衬底为Si、SOI、SiGe或SiC。
6.如权利要求I所述的半导体器件，其中，源漏接触金属硅化物包括CoSi2、NiSi,NiPtSi^NiCoSi2O
7.如权利要求I所述的半导体器件，其中，栅极堆叠结构包括栅极介质和栅极。
8.如权利要求7所述的半导体器件，其中，栅极介质包括氧化硅、氮氧化硅或高k材料，栅极包括掺杂多晶娃、金属、金属合金或金属氮化物。
9.如权利要求I所述的半导体器件，其中，提升源漏包括Si、SihGex或SihCx(O< x<I)。
10.如权利要求I所述的半导体器件，其中，提升源漏时对其进行原位η型或ρ型掺杂。
11.一种半导体器件制造方法，包括 在衬底上形成栅极堆叠结构以及侧墙； 在衬底中形成源漏区，源漏区之间构成沟道区； 在源漏区中形成外延生长的超薄金属硅化物； 在侧墙两侧的外延生长的超薄金属硅化物上提升源漏； 在提升的源漏上形成源漏接触金属硅化物。
12.如权利要求11的半导体器件制造方法，其中，依次以栅极堆叠结构和侧墙为掩模，两次注入形成源漏延伸区和重掺杂源漏区构成的源漏区。
13.如权利要求11的半导体器件制造方法，其中，在源漏区上淀积第一金属层，退火使得第一金属层与源漏区中的硅反应并剥除未反应的第一金属层，形成外延生长的超薄金属硅化物并与侧墙下方的沟道区接触。
14.如权利要求13的半导体器件制造方法，其中，第一金属层包括Ni、Co、Pt及其合金，厚度为I至5nm,所形成的外延生长的超薄金属娃化物包括NiSi2_y(0彡y < I)、NihPtySi2_y(0 < X < 1,0 ^ y < l)、CoSi2_y(0 ^ y < I)或 NihC0ySi2_y(O < x < 1,0 ^ y<I)。
15.如权利要求11的半导体器件制造方法，其中，采用MBE、CVD或ALD在外延生长的超薄金属硅化物上形成提升源漏。
16.如权利要求11的半导体器件制造方法，其中，提升源漏包括Si、SihGex或SihCx(O<X < I)，提升源漏时对其进行η型或ρ型原位掺杂。
17.如权利要求11的半导体器件制造方法，其中，在提升源漏上淀积第二金属层，退火使得第二金属层与提升源漏中的硅反应并剥除未反应的第二金属层，形成源漏接触金属硅化物。
18.如权利要求17的半导体器件制造方法，其中，第二金属层包括Ni、Co、Pt及其合金，厚度为I至30nm，所形成的源漏接触金属硅化物包括CoSi2、NiSi、NiPtSi、NiCoSi2t5
19.如权利要求13或17的半导体器件制造方法，其中，在500至850°C下退火。
20.如权利要求11的半导体器件制造方法，其中，衬底为Si、SOI、SiGe或SiC。
全文摘要
本发明涉及一种半导体器件，包括衬底、位于衬底中的沟道区、位于衬底中的源漏区、位于沟道区上的栅极堆叠结构、位于栅极堆叠结构两侧的侧墙、位于侧墙两侧的源漏区上的提升源漏、位于提升源漏上的源漏接触金属硅化物，其特征在于源漏区与提升源漏之间还具有外延生长的超薄金属硅化物。依照本发明的新型MOSFET器件及其制造方法，由于在提升源漏下方有外延生长的超薄金属硅化物，使其直接与沟道区接触，避免出现侧墙与源漏之间的高阻区，从而进一步降低了源漏寄生电阻和接触电阻，大幅提高了器件性能。
文档编号H01L29/26GK102938416SQ20111023450
公开日2013年2月20日 申请日期2011年8月16日 优先权日2011年8月16日
发明者罗军, 赵超 申请人:中国科学院微电子研究所