专利名称：一种低触发电压低寄生电容的可控硅结构的利记博彩app
技术领域：
本发明属于集成电路领域，特别涉及一种低触发电压低寄生电容的可控硅结构， 用于改善集成电路ESD防护的可靠性。
背景技术：
自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界， 集成电路产品的失效30 %都是由于遭受静电放电现象所引起的，进入纳米时代后的集成电路，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。静电放电现象的模式通常分为四种HBM(人体放电模式)，匪(机器放电模式)， CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD 电流进行泄放。在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOQ、SCR(可控硅)等器件通常被作为ESD防护单元。SCR在所有器件中鲁棒性最好，但触发电压太高，不适用于低压电路的ESD防护。对于高速电路的输入输出管脚，或射频集成电路的输入输出管脚，由于二极管引入的寄生电容相对较小，可以加入仿真器仿真，并且结构简单，容易设计，因此经常使用二极管对来实现射频或高速芯片管脚的ESD防护，但单位面积的二极管抗ESD能力比SCR低。常用的可控硅如图1所示，P型衬底上是P、N双阱，P阱和N阱上均有两个注入区， 分别是N+注入区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，N阱的P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，P阱的N+注入区设置在靠近N阱的一端。一个N+注入区设置在N阱和P阱连接处上方并跨接在N阱和P阱之间用来降低SCR的开启电压，所有的注入区之间使用浅壕沟隔离(STI)。N阱的N+注入区和P+注入区接电学阳极(Anode)，P阱的N+注入区和P+注入区接电学阴极(Cathode)。 图2是和该SCR结构相对应的电原理图。在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。但是该SCR触发电压一般较高，对于5V及以下的工作电压不能有效保护
发明内容
本发明提供了低触发电压低寄生电容的可控硅结构，其触发电压低，寄生电容小， 抗ESD能力强，适用于低电压高速或射频集成电路的静电放电防护器件。一种低触发电压低寄生电容的可控硅结构，包括P型衬底，所述的P型衬底上依次设置有第一 P阱、第一 N阱、第二 P阱和第二 N阱，所述的第一 P阱、第一 N阱、第二 P阱和第二 N阱紧密相连；其中，由所述的第一 P阱指向第二 N阱的方向上，在所述的第一 P阱、第一 N阱、第二 P阱和第二 N阱上依次设有第一 P+注入区、第一 N+注入区、第二 N+注入区、第三N+注入区和第二 P+注入区；并且，所述的第一 P+注入区与第一 N+注入区之间设有第一浅壕沟隔离，所述的第一 N+注入区与第二 N+注入区之间设有第二浅壕沟隔离，所述的第二 N+注入区和第三N+注入区之间设有栅氧，所述的栅氧的上方层叠有多晶硅栅，所述的第三N+注入区和第二 P+注入区之间设有第三浅壕沟隔离；所述的第一 P+注入区位于所述的第一 P阱，所述的第一 N+注入区位于所述的第
一N阱，所述的第二 N+注入区位于所述的第二 P阱，所述的第三N+注入区横跨在所述的第
二P阱和第二 N阱上，所述的第二 P+注入区位于所述的第二 N阱上；所述的第一浅壕沟隔离横跨在所述的第一 P阱和第一 N阱上，所述的第二浅壕沟隔离横跨在所述的第一 N阱和第二 P阱上，所述的第三浅壕沟隔离位于所述的第二 N阱上。所述的低触发电压低寄生电容的可控硅结构作为静电放电保护器件应用在集成电路静电放电(ESD)防护中时，该可控硅结构连接于集成电路的方式如下所述的第一 N+注入区与第三N+注入区通过金属线相连接，所述的第一 P+注入区和第二 N+注入区通过金属线接入电学阴极，所述的多晶硅栅通过一个片上电阻接入电学阴极，所述的第二 P+注入区接入电学阳极。本发明的可控硅结构中，第二 P+注入区、第二 N阱、第三N+注入区和第二 P阱构成PNP寄生晶体管；第二 N阱、第三N+注入区、第二 P阱和第二 N+注入区构成NPN寄生晶体管；第二 N+注入区、第三N+注入区和它们之间层叠的栅氧和多晶硅栅构成NM0SFET结构。本发明利用栅极耦合电压的NMOS辅助触发可控硅，同时在NMOS源极和衬底引出端之间插入N阱来实现可控硅在较低电压下开启。其具体工作原理如下当阳极出现ESD信号时，加在电学阳极和阴极间的较大电压能导致NMOS栅极耦合一定的ESD电压，合理设置栅极串联电阻的值能调整RC常数，从而调整NMOS在ESD电压下的开启时间。ESD电流通过第二 P+注入区和第二 N阱构成的PN结流入NMOS漏极即第三 N+注入区，然后通过栅极耦合电压而开启的NMOS来泻放ESD电流，由于在第一 P阱和第二 P阱之间插入了第一 N阱，增大了 P阱等效串联电阻(也称P阱寄生电阻)，当电流流过P 阱寄生电阻产生的压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个SCR器件被导通，开始泄放ESD电流，同时将SCR两端电压钳制在较低电位。因此整个器件的抗ESD能力由于寄生SCR的开启会显著提升，同时由于阳极串联的P+/N阱二极管，该器件的寄生电容非常小。在实际应用中，通过合理设置栅极串联电阻以保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。相对于传统的SCR，本发明的低触发电压低寄生电容的可控硅结构通过内嵌NMOS辅助触发可控硅从而泄放ESD电流，通过在NMOS源极和衬底引出端间插入N阱来增大P阱串联电阻，能减小可控硅开启电压，具有寄生电容小，鲁棒性强，开启速度快等优点。
图1为现有技术的ESD静电放电防护器件的剖面图；图2为图1所示防护器件的等效电路图；图3为本发明的低触发电压低寄生电容的可控硅结构剖面图；图4为图3的等效电路原理图。
具体实施例方式下面结合实施例和附图来详细说明本发明，但本发明并不仅限于此。如图3所示，一种低触发电压低寄生电容的可控硅结构，包括P型衬底31，P型衬底31上依次设置有第一 P阱32、第一 N阱33、第二 P阱34和第二 N阱35，其中，第一 P阱 32和第一 N阱33紧密相连，第一 N阱33和第二 P阱34紧密相连，第二 P阱34和第二 N阱 35紧密相连；其中，由第一 P阱32指向第二 N阱35的方向上，在第一 P阱32、第一 N阱33、第二 P阱；34和第二 N阱35上依次设有第一 P+注入区36、第一 N+注入区38、第二 N+注入区39、第三N+注入区42和第二 P+注入区43 ；并且，第一 P+注入区36与第一 N+注入区 38之间设有第一浅壕沟隔离37a，第一 N+注入区38与第二 N+注入区39之间设有第二浅壕沟隔离37b，第二 N+注入区39和第三N+注入区42之间设有栅氧40，栅氧40的上方层叠有多晶硅栅41，第三N+注入区42和第二 P+注入区43之间设有第三浅壕沟隔离37c ；第一 P+注入区36位于第一 P阱32，第一 N+注入区38位于第一 N阱33，第二 N+ 注入区39位于第二 P阱34，第三N+注入区42横跨在第二 P阱34和第二 N阱35上，第二 P+注入区43位于第二 N阱35上；第一浅壕沟隔离37a横跨在第一 P阱32和第一 N阱33 上并将第一 P+注入区36和第一 N+注入区38隔离开，第二浅壕沟隔离37b横跨在第一 N 阱33和第二 P阱34上并将第一 N+注入区38和第二 N+注入区39隔离开，第三浅壕沟隔离37c位于第二 N阱35上并将第三N+注入区42和第二 P+注入区43隔离开来。第一 N+注入区38与第三N+注入区42通过金属线相连接，第一 P+注入区36和第二 N+注入区39通过金属线接入电学阴极，多晶硅栅41通过一个片上电阻44接入电学阴极，第二 P+注入区43接入电学阳极。上述的低触发电压低寄生电容的可控硅结构中，P型衬底，N阱和P讲，以及各N+、 P+注入结构，采用现有的标准CMOS集成电路制造工艺即可实现。上述的低触发电压低寄生电容的可控硅结构中，从电学阳极到电学阴极的SCR路径为第二 P+注入区43——第二 N阱；35和第三N+注入区42——第二 P阱34——第二 N+ 注入区39，从而也构成可控硅的P-N-P-N结构。如图4所示，上述的低触发电压低寄生电容的可控硅结构的等效电路中，PNP寄生晶体管Ql由第二 P+注入区43，第二 N阱35，第三N+注入区42和第二 P阱；34构成；NPN 寄生晶体管Q2由第二 N阱35，第三N+注入区42，第二 P阱34和第二 N+注入区39构成； NM0SFET结构Ml由第二 N+注入区39与第三N+注入区42以及它们之间层叠的栅氧40和
5多晶硅栅41构成，P阱寄生电阻为Rpw，栅极串联电阻Rg为片上电阻44。上述的低触发电压低寄生电容可控硅结构是利用栅极耦合电压的NMOS辅助触发，同时在NMOS源极和衬底引出端之间插入N阱来实现可控硅在较低电压下开启。其工作原理具体如下当阳极出现ESD信号时，加在电学阳极和阴极间的较大电压能导致NMOS栅极耦合一定的ESD电压，合理设置栅极串联电阻Rg的值能调整RC常数，从而调整NMOS在ESD电压下的开启时间。ESD电流通过第二 P+注入区43和第二 N阱35构成的PN结流入NMOS漏极即第三N+注入区42，然后通过栅极耦合电压而开启的NMOS来泻放ESD电流，由于在第一 P阱32和第二 P阱34之间插入了第一 N阱33，增大了 P阱等效串联电阻(也称P阱寄生电阻)，当电流流过P阱寄生电阻Rpw产生的压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个SCR器件被导通，开始泄放 ESD电流，同时将SCR两端电压钳制在较低电位。因此整个器件的抗ESD能力由于寄生SCR 的开启会显著提升，同时由于阳极串联的P+/N阱二极管，该器件的寄生电容非常小。在实际应用中，通过合理设置栅极串联电阻Rg以保证整个器件在正常电平信号下不会开启，而在静电电流信号到来时，可以顺利辅助触发泄放ESD电流。
权利要求
1.一种低触发电压低寄生电容的可控硅结构，包括P型衬底(31)，其特征在于 所述的P型衬底(31)上依次设置有第一 P阱(32)、第一 N阱(33)、第二 P阱(34)和第二 N阱(35)，所述的第一 P阱(32)、第一 N阱(33)、第二 P阱(34)和第二 N阱(35)紧密相连；其中，由所述的第一 P阱(32)指向第二 N阱(35)的方向上，在所述的第一 P阱(32)、 第一 N阱(33)、第二 P阱(34)和第二 N阱(35)上依次设有第一 P+注入区(36)、第一 N+ 注入区(38)、第二 N+注入区(39)、第三N+注入区02)和第二 P+注入区03)；并且，所述的第一 P+注入区(36)与第一 N+注入区(38)之间设有第一浅壕沟隔离(37a)，所述的第一N+注入区(38)与第二 N+注入区(39)之间设有第二浅壕沟隔离(37b)，所述的第二 N+ 注入区(39)和第三N+注入区02)之间设有栅氧(40)，所述的栅氧00)的上方层叠有多晶硅栅(41)，所述的第三N+注入区02)和第二 P+注入区03)之间设有第三浅壕沟隔离 (37c)；所述的第一 P+注入区(36)位于所述的第一 P阱(32)，所述的第一 N+注入区(38)位于所述的第一 N阱(33)，所述的第二 N+注入区(39)位于所述的第二 P阱(34)，所述的第三N+注入区02)横跨在所述的第二 P阱(34)和第二 N阱(35)上，所述的第二 P+注入区 (43)位于所述的第二 N阱(35)上；所述的第一浅壕沟隔离(37a)横跨在所述的第一 P阱 (32)和第一 N阱(33)上，所述的第二浅壕沟隔离(37b)横跨在所述的第一 N阱(33)和第二P阱(34)上，所述的第三浅壕沟隔离(37c)位于所述的第二 N阱(35)上。
2.如权利要求1所述的可控硅结构在集成电路静电放电防护中的应用，其特征在于 所述的第一 N+注入区(38)与第三N+注入区0 通过金属线相连接，所述的第一 P+注入区(36)和第二 N+注入区(39)通过金属线接入电学阴极，所述的多晶硅栅Gl)通过一个片上电阻G4)接入电学阴极，所述的第二 P+注入区G3)接入电学阳极。
全文摘要
本发明公开了一种低触发电压低寄生电容的可控硅结构，包括P型衬底，P型衬底上依次设置有紧密相连的第一P阱、第一N阱、第二P阱和第二N阱，由第一P阱指向第二N阱的方向上，在第一P阱、第一N阱、第二P阱和第二N阱上依次设有位于第一P阱上的第一P+注入区、位于第一N阱上的第一N+注入区、位于第二P阱上的第二N+注入区、横跨在第二P阱和第二N阱上的第三N+注入区、以及位于第二N阱上的第二P+注入区；在第二N+注入区和第三N+注入区之间设有层叠的栅氧和多晶硅栅，其它的相邻的两个注入区之间均设有浅壕沟隔离。本发明可控硅结构作为集成电路静电放电防护的器件具有实现低触发电压，鲁棒性强和寄生电容小的优点。
文档编号H01L29/74GK102270658SQ20111021146
公开日2011年12月7日 申请日期2011年7月27日 优先权日2011年7月27日
发明者吴健, 王洁, 苗萌, 董树荣, 郑剑锋, 韩雁, 马飞 申请人:浙江大学