专利名称：制备自我对准隔离区的方法
技术领域：
本发明涉及一种半导体装置，特别是发明涉及一种影像感测器装置制备自我对准隔离区的方法。
背景技术：
半导体影像感测器是用以感测如光的照射。互补式金属氧化物半导体(CMOS)影像感测器(CIQ和电荷耦合装置(CCD)感测器广泛使用于如数字静态相机或手机相机等装置中。此些装置利用基材中的像素阵列，且包含光电二极管和晶体管，此些光电二极管和晶体管可吸收投射至基材的照射光，并转换感测到的照射光至电信号。当具有明亮区域的场景投射至一像素阵列时，一些像素接收来自明亮区域的光。这些像素中的入射光较其他接收较不明亮区域的光的像素强烈。由接收来自明亮区域的光的像素的感光元件所产生的电荷高，且可能扩散至邻近像素。结果造成，明亮区域的影像看起来比它的实际场景大。明亮区域的增长称为“散辉现象(Blooming)”。一个像素扩散至另一像素所产生的电荷称为“串音(Cross-talk)”。串音(或散辉现象)是我们不希望的，应该减少或消除。由此可见，上述现有的半导体影像感测器在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的制备自我对准隔离区的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的一目的在于，克服现有的半导体影像感测器存在的缺陷，而提出一种新的制备自我对准隔离区的方法，所要解决的技术问题是使其通过制备多个自我对准隔离区在一基材上的二个邻近感测元件间，降低二个邻近感测元件的串音，并且通过使用氧化物植入掩膜，来形成深掺杂区及浅掺杂区，非常适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制备自我对准隔离区于基材上的二个邻近感测元件间的方法，以降低二个邻近感测元件的串音。此方法包含图案化氧化层，以形成具有开口的氧化物植入掩膜于基材上的二个邻近感测元件之间。此方法也包含进行第一植入，以形成深掺杂区于二个邻近感测元件之间，并在与基材的顶面下方相距一段距离处开始进行第一植入。此方法还包含在进行第一植入后，进行第二植入，以形成浅掺杂区于二个邻近感测元件之间。此深掺杂区和浅掺杂区是自我对准的。其中浅掺杂区的底部和深掺杂区的顶部重叠，且此浅掺杂区和深掺杂区可避免电子在二个邻近感测元件间流动。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的制备自我对准隔离区的方法，还包含在进行该第一植入后与进行该第二植入前，沉积一共形的介电层于该氧化物植入掩膜的上方，以减少该开口的宽度至 4度。前述的制备自我对准隔离区的方法，其中所述的浅掺杂区的宽度是等于或小于该深掺杂区的宽度。前述的制备自我对准隔离区的方法，还包含沉积一氧化物蚀刻中止层于该氧化层的下方。前述的制备自我对准隔离区的方法，其中所述的图案化该氧化层的操作步骤包含沉积一氧化层于该基材上；沉积一非晶碳层于该氧化层的上方；沉积一硬掩膜层于该非晶碳层的上方；形成一光阻层于该硬掩膜层的上方；使用该光阻掩膜为一第一蚀刻掩膜来蚀刻该硬掩膜层；使用被蚀刻的该硬掩膜层为一第二蚀刻掩膜来蚀刻该非晶碳层；使用被蚀刻的该非晶碳层为一第三蚀刻掩膜来蚀刻该氧化层；以及从该基材去除该蚀刻的非晶碳层。前述的制备自我对准隔离区的方法，其中该些感测元件为多个η型二极管，且该些深掺杂区与该些浅掺杂区是被P型掺质所掺杂。前述的制备自我对准隔离区的方法，其中所述的共形的介电层是通过原子层沉积或金属有机化学气相沉积所沉积的一氧化层。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制备自我对准隔离区于基材上的二个邻近感测元件间的方法，以降低二个邻近感测元件的串音。此方法包含图案化介电层，以在基材之上形成具有开口的介电植入掩膜于二个邻近感测元件之间。此方法也包含进行第一植入，以形成深掺杂区于二个邻近感测元件之间，并在与基材之顶面下方相距一段距离处开始进行第一植入。此方法还包含在进行第一植入后与进行第二植入前，沉积共形的介电层于介电植入掩膜的上方，以减少开口的宽度至一新宽度。此外，此方法包含在进行第一植入后，进行第二植入，以形成浅掺杂区于二个邻近感测元件之间。此深掺杂区和浅掺杂区是自我对准的，且浅掺杂区的底部和深掺杂区的顶部重叠。此浅掺杂区和深掺杂区可避免电子在二个相邻感测元件间流动。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的制备自我对准隔离区的方法，其中所述的共形的介电层是通过原子层沉积或金属有机化学气相沉积所沉积的一介电层。前述的制备自我对准隔离区的方法，其中所述的图案化该介电层的操作步骤包含沉积一介电蚀刻中止层于该介电层的下方；沉积该介电层于该介电蚀刻中止层的上方；沉积一非晶碳层于该介电层的上方；沉积一硬掩膜层于该非晶碳层的上方；形成一光阻层于该硬掩膜层的上方；使用该光阻掩膜为一第一蚀刻掩膜来蚀刻该硬掩膜层；以及使用该蚀刻的硬掩膜层为一第二蚀刻掩膜来蚀刻该非晶碳层。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明制备自我对准隔离区的方法至少具有下列优点及有益效果本发明通过制备多个自我对准隔离区在一基材上的二个邻近感测元件间，可以有效降低邻近感测元件间的串音。综上所述，本发明是有关于一种制备自我对准隔离区的方法，其制备多个自我对准隔离区于一基材上的二个邻近感测元件间，以降低邻近感测元件间的串音(Cross-talk) (或散辉现象(Blooming))。此些方法使用氧化物植入掩膜，来形成深掺杂区且也形成浅掺杂区。在一些实施例中，浅掺杂区较窄，并且是藉由沉积共形的介电层在氧化物植入掩膜上方，来窄化用以植入的开口而形成。本发明在技术上有显著的进步，具有明显的积极效果， 诚为一新颖、进步、实用的新设计。 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图IA是依据一些实施例的半导体基材上的二邻近感测元件间的半导体装置区域的示意图。图IB是依据一些实施例的具有深掺杂区的图IA的半导体装置区域的示意图。图2A是依据一些实施例用以产生具有开口图案的光阻层，以进行离子植入来产生隔离特征的示意图。图2B是依据一些实施例形成于图2A所示的基材上的光阻层，以产生用以进行离子植入来形成深掺杂区的另一开口的示意图。
阅图3Α至图3L是依据一些实施例用以产生深掺杂区和浅掺杂区的处理程序的剖面 。
图4是依据一些实施例用以形成隔离特征于感测元件间的工艺流程图。
100装置区域101 感测元件
101感测元件102 感测元件
102感测元件110 基材
115前表面125 背面
125正面130 光
130光135 隔离特征
135隔离特征135* 隔离特征
160掺杂区165 电子
201光阻层202 开口
203光阻层204 开口
204开口205 开口
211蚀刻中止层212:氧化层/植入掩膜
213非晶碳层214 硬掩膜层
215光阻层216 共形的介电层
400工艺流程Dl 深度
D2 深度401 沉积蚀刻中止层
405沉积非晶碳层407 沉积硬掩膜层
409沉积光阻层411 图案化光阻层
413蚀刻硬掩膜层415 蚀刻非晶碳层
417蚀刻氧化层419 去除非晶碳层
421进行植入以形成深掺杂区于感测元件间
423沉积共形的介电层
425 进行植入以形成浅掺杂区于深掺杂区上方427 去除植入掩膜层和蚀刻中止层
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的制备自我对准隔离区的方法其具体实施方式
、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图IA是依据一些实施例的位于半导体基材110上的二邻近感测元件间的半导体装置区域100的示意图。基材110可包含结晶结构中的硅。基材110也可包含配置和耦合以形成各种装置和功能特征的各种P型掺杂区及/或η型掺杂区。可使用如离子植入或扩散的工艺在各种步骤和技术中来实施所有掺杂。基材110可包含如磊晶层、绝缘体上半导体(SOI)结构或其他组合的其他特征。半导体装置区域100包含形成于半导体基材110的前表面115之内和/或上的二个邻近感测元件101和102(也称为像素)。在一实施例中，感测元件101和102可设置于前表面115上，且延伸至半导体基材110中。感测元件101和102均包含光感测区(也称为影像感测区或光子感测区)，此光感测区可为具有η型和/或ρ型掺质的掺杂区，此掺杂区是藉由如扩散或离子植入的方法而形成于半导体基材110中。感测元件101和102的例子包含扩散或另外形成于基材110中的光电二极管、互补式金属氧化物半导体影像感测器、电荷耦合装置感测器、主动感测器、被动感测器、和/或其他装置。在金属氧化物半导体影像感测器的背景中，一个像素可包含一个光电二极管和至少一个晶体管。因此，感测元件 101和102可包含现有习知和/或未来将发展的影像感测装置。在一些实施例中，半导体装置区域100包含多个感测元件，如设置于阵列中的感测元件101和102。可设计这些多个感测元件以具有各种不同的感测器型态。举例来说，一群感测元件可为金属氧化物半导体影像感测器，而另一群感测元件可为被动感测器。此外， 感测元件，如感测元件101和102，可包含彩色影像感测器和/或单色影像感测器。在操作期间，此装置区域100可接收直接指向半导体基材110的背面125或正面125’的光。在一些实施例中，基材110相对较薄，以使被导向经由基材的背面的光可有效地到达感测元件 101 和 102。在一些实施例中，半导体基材110具有第一型导电性，例如Ρ型基材。在一些其他实施例中，半导体基材110具有第二型导电性，例如Ν型基材。此外，半导体基材110可包含各种掺杂区，其中每一种掺杂区皆具有η型或P型，如η型井或P型井。再者，这些感测元件，如感测元件101和102，可为藉由植入η型掺质至ρ型基材来形成光电二极管。还可藉由形成P型钉扎层于η型光电二极管的表面上来形成钉扎光电二极管(Pinned Photodiode) 0隔离特征135设置于感测元件101和102之间。在一些实施例中，隔离特征135是填充介电质的沟渠结构，如浅沟渠隔离(STI)结构。在一些其他实施例中，隔离特征135是掺杂井(或掺杂区)。举例来说，若感测元件101和102是η型光电二极管，隔离特征135 可为P掺杂井。在又一些其他实施例中，隔离特征135的每一个都可包含浅沟渠隔离结构和掺杂井的组合。当光130或130’被投射向基材110的正面(光130’)或背面(光130)以到达感测元件101时，光130或130’所产生的电子(或电洞)可经由隔离特征135下方的半导体基材110扩散至邻近的感测元件102，其产生了串音(或散辉现象)。当感测元件的像素节距缩小时，恶化了像素间的串音(或散辉现象)。为了减少多个感测元件间的串音现象，如感测元件101和102，可使用离子植入与基材图案化的结合来形成隔离特征135下方的掺杂区160。此掺杂区可为第一型掺杂区， 如P型掺杂区。如依据一些实施例的图IB所示，其中图IB是依据一些实施例的具有深掺杂区的图IA的半导体装置区域的示意图，掺杂区160的深度大于感测元件101和102的深度，且与隔离特征135稍微重叠。据此，可有效地减少或消除感测元件间的串音。可使用约0度至约90度的倾斜角度来进行离子植入。在一些实施例中，应用于离子植入的能量范围是从约10至约2000KeV。在一些其他实施例中，此能量的范围是从约 300至3000KeV。藉由不同能量值的植入离子，可达成不同深度的掺杂区160。较高的能量值提供较深的离子植入，而较低的能量值提供浅植入。掺杂区160的深度至少大于感测元件101和102的深度。在图IB中感测元件101中的光130所产生的电子165被深掺杂区 160驱回感测元件101中。在一些实施例中，隔离特征135的深度“D1”是在约0. 1 μ m至约 1. 0 μ m的范围中。在一些实施例中，深掺杂区160的深度D2是从约0. 3 μ m至约3 μ m。高影像品质要求，如移动式应用之类的数字静态相机(或DSC-like)的品质，需要在维持最大容量(Full Well Capacity)、量子效率及敏感度时降低像素大小。满足这些要求成为十分具有挑战性的。在一些实施例中，使用背面照度(BSI)的互补式金属氧化物半导体影像感测器(CIS)的宽度是在从约0.5μπι至约3μπι的范围中。随着减少的像素尺寸， 像素间的隔离特征的尺寸也减少，以使更多的像素被封装至半导体芯片中。图2Α是依据一些实施例用以产生具有开口 202图案的光阻层201，以进行离子植入来产生(或形成)隔离特征135的示意图。光阻层201保护在光阻层201下方的表面， 以免被掺质植入。随着像素尺寸的减少，开口 202的宽度(且也即隔离特征135的宽度) 愈来愈小。在一些实施例中，开口的宽度是介于约0. Iym至约LOym间的范围中。如上所述，依据一些实施例，隔离特征135的宽度“D1”是在介于约0. Ιμπι至约Ι.Ομπι间的范围中。在进行植入来产生隔离特征后，去除光阻层201，并形成另一光阻层203于基材 110之上，以产生用以进行离子植入来形成深掺杂区160的另一开口 204，如依据一些实施例的图2Β所示，其中图2Β是依据一些实施例形成于图2Α所示的基材上的光阻层，以产生用以进行离子植入来形成深掺杂区的另一开口的示意图。开口 204，其也定义了深掺杂区 160的宽度，具有约等于或大于开口 202的尺寸。由于深掺杂区160是位于感测元件101 和102的下方，深掺杂区160的宽度可较大而不会影响像素的密度。在一些实施例中，开口 204的宽度是介于约0. Ιμπι至约Ι.Ομπι间的范围中。如以上提及，依据一些实施例，深掺杂区160的深度02是介于约0.311111至约3.(^111之间。深掺杂区160应与隔离特征135 重叠，以确保感测元件101与102间的良好隔离。在图IB中深掺杂区160至少从深度Dl至D2覆盖。如以上提及，深掺杂区160的植入能量高，且在一些实施例中可介于约300至约3000KeV之间。为了进行深井植入，光阻层203的厚度更厚。在一些实施例中，此厚度是介于约 1.(^111至约4.(^111间的范围中。藉由如此厚的光阻和开口 204的小宽度，开口 204的高宽比(Aspect Ratio)可为非常高，如5、10、15或20。图案化具有高高宽比的开口的光阻层是不容易的。图案化具有小开口的光阻层常残留浮渣在开口底部的附近，而且靠近开口顶部的光阻层也易于被磨圆(抵抗圆化(Rounding))。此类问题涉及到深掺杂区160的适当结构。其结果是，需要一种其他的图案化机构，以进行具有小植入区宽度的先进技术。请参阅图3A至图3L所示，是依据一些实施例用以产生深掺杂区和浅掺杂区的处理程序的剖面图。其中图3A绘示了依据一些实施例图案化基材110，以产生深掺杂区的剖面图。基材110具有被隔离特征135’所分开的感测元件101’和102’，隔离特征135’是被氧化物所填充的浅沟渠隔离。沉积蚀刻中止层211于基材110上方与感测元件上方，如感测元件101’和102’和浅沟渠隔离特征135’。蚀刻中止层211做为氧化层(蚀刻中止层211上方的氧化层21 的蚀刻中止，并可由氮化硅、碳化硅、氮氧化硅、或其他可应用的材料制成。依据一些实施例，蚀刻中止层211的厚度是介于约200埃至约3000埃间的范围中。氧化层212是沉积于蚀刻中止层211的上方。在被图案化后，将使用氧化层212做为植入掩膜。或者，氧化层212可由氮化硅、其他型态的介电材料、或复合介电层所制成。在一些实施例中，藉由等离子体加强式化学气相沉积(PECVD)工艺来沉积氧化层212。在一些实施例中，氧化层212的厚度是介于约15000埃至约40000埃间的范围中。在沉积氧化层212后，沉积非晶碳层213于氧化层212的上方。在一些实施例中， 藉由等离子体加强式化学气相沉积工艺来沉积非晶碳层213。依据一些实施例，非晶碳层 213的厚度是介于约3000埃至约15000埃间的范围中。硬掩膜层214是沉积于非晶碳层 213的上方。硬掩膜层214可由氮氧化硅、氮化硅、碳化硅、碳氧化硅、或其他可应用的材料制成。在一些实施例中，藉由等离子体加强式化学气相沉积工艺来沉积硬掩膜层214。依据一些实施例，硬掩膜层214的厚度是介于约100埃至约2000埃间的范围中。在硬掩膜层 214的上方是光阻层215。依据一些实施例，光阻层215的厚度是介于约1000埃至约10000 埃间的范围中。氧化层212被用为植入掩膜。非晶碳层213、硬掩膜层214和光阻层215被用来图案化植入掩膜212。由于光阻层215的厚度比上述的光阻层203薄许多，故光阻层203图案化后形成如浮渣和抗圆化，不会影响光阻层215的图案化。依据一些实施例，光阻层215被用为掩膜来图案化(或蚀刻)硬掩膜层214，如图;3B所示。然后，使用硬掩膜层214做为掩膜来图案化非晶碳层213。依据一些实施例，在非晶碳层213的蚀刻期间，可藉由对非晶碳层213的蚀刻来去除光阻层215。图3C绘示了依据一些实施例在非晶碳层213的蚀刻后去除了光阻层215后的示意图。然后，非晶碳层213被用为蚀刻掩膜，以蚀刻氧化层212。在此操作期间，依据一些实施例，可藉由氧化物蚀刻来去除硬掩膜层214。图3D绘示了依据一些实施例被蚀刻以产生深井植入的开口 204’的氧化层212。在蚀刻氧化层212后，可藉由具有含氧工艺气体的灰化来去除非晶碳层213 (掩膜)。如上所述，图案化的氧化层212被用做植入掩膜。在一些实施例中，开口 204’的尺寸相似于开口 204的尺寸。氧化物蚀刻可产生高高宽比而无上述关于光阻图案化的问题。在一些实施例中，氧化物植入掩膜的开口的高宽比是等于或大于约5。在一些实施例中，氧化物植入掩膜的开口的高宽比是等于或大于约10。在一些实施例中，此些高宽比是等于或大于约15。在又一些其他实施例中，此些高宽比是等于或大于约20。接着，在基材110上进行离子植入，以产生深掺杂区160，如依据一些实施例的图 3E所示。图3E绘示了浅沟渠隔离特征135’的底部和深掺杂区160的顶部间的空间。浅沟渠隔离特征135’和深掺杂区160间的空间需被掺质所填充，以隔离感测元件101’和102’。 在一些其他实施例中，无空间位于浅沟渠隔离特征135’和深掺杂区160之间，且浅沟渠隔离特征135’与深掺杂区160重叠。图3E所示的结构仅是例示实施例。如上所述，可通过由植入区所制成的隔离特征(而不是浅沟渠隔离结构)来隔离感测元件。图3F绘示了依据一些实施例，在深掺杂区 160形成后具有感测元件101和102的基材110。尚未形成感测元件101和102间的隔离特征(浅植入区或植入井)。图3E和图3F中的结构皆需要较浅植入井，以隔离感测元件 101，和102，与感测元件101和102。在一些实施例中，氧化层212可被用为感测元件101， 和102’间的较浅隔离特征135*的植入掩膜(如第3G图所示)及感测元件101和102之间(如图3H所示)。不同的能阶和植入剂量是用以产生图3G和图3H中的隔离特征135*。 在一些实施例中，此植入能阶是在从约IOKeV至约2000KeV的范围中。如以上所述，感测元件(例如感测元件101和102与感测元件101，和102，)间的植入隔离特征的宽度是随着像素尺寸而减少。在一些实施例中，浅隔离特征135的宽度是窄于深掺杂区160的宽度，以配置更多像素于一已知基材面积中。共形的介电层216可沉积于氧化层212的上方，以减少用以进行植入(浅植入)的开口 205的尺寸，如依据一些实施例的图31和图3J所示。在一些实施例中，开口 205的尺寸是相似于开口 202的尺寸。 在一些实施例中，具有共形层的植入掩膜的开口的高宽比是等于或大于约10。在一些其他实施例中，此些高宽比是等于或大于约15。在又一些其他实施例中，此些高宽比是等于或大于约20。 此共形的介电层可为氧化物、氮化物或氮氧化物薄膜。在一些实施例中，此介电薄膜的厚度是介于约50埃至约500埃间的范围中。在一些实施例中，藉由原子层沉积(ALD) 或金属有机化学气相沉积(MOCVD)工艺来沉积此共形的介电层216。原子层沉积和金属有机化学气相沉积工艺二者皆可提供共形薄膜。也可使用其他产生共形介电薄膜的可应用的沉积技术。在形成浅隔离特征(或井)135*或135后，藉由蚀刻工艺来去除氧化层212、蚀刻中止层211和共形的介电层216(若有使用)。图I和图3L绘示了依据一些实施例去除氧化层212、蚀刻中止层211和共形的介电层216后的图31和图3J的剖面图。利用共形的介电层216来减少浅隔离特征(或井)135的宽度，不需要掩膜层的对准或覆盖。实际上，完全省略用以定义浅隔离特征135的微影图案化工艺。微影图案化是一道昂贵工艺，特别是对于精细的特征而言。上述的自我对准工艺可节省成本。图4是依据一些实施例用以形成隔离特征于感测元件间的工艺流程400图。在工艺流程400的第一部分中，形成用以形成深掺杂区的植入掩膜。在操作401中，沉积蚀刻中止层于基材的上方，其具有定义的感测元件区。此蚀刻中止层是上述的蚀刻中止层211。在操作403中，沉积氧化层于蚀刻中止层的上方。此氧化层是上述的氧化层212。然后，在操作405中，沉积非晶碳层。此非晶碳层是上述的非晶碳层213。在操作407中，沉积硬掩膜层于非晶碳层上。此硬掩膜层是上述的硬掩膜层214。接着，在操作409中，沉积光阻层于硬掩膜层上。此光阻层是上述的光阻层215。然后，在操作411中，形成光阻层的图案化。此图案化工艺可牵涉到光学微影和湿蚀刻工艺，以从基材上的开放区域(具有开口的区域)去除光阻。在光阻图案化后，在操作 413中，使用光阻层为蚀刻掩膜来蚀刻硬掩膜层。在操作415中，使用硬掩膜层为蚀刻掩膜来蚀刻非晶碳层。然后，在操作417中，使用非晶碳层为蚀刻掩膜来蚀刻氧化层。接着，在操作419中，藉由如灰化来从基材中去除非晶碳层。在操作419后，形成用以形成深掺杂区的植入掩膜。在操作421中，使用氧化层为植入掩膜来进行离子植入。此离子植入是用以形成邻近感测元件间的深掺杂区(或井)。在操作421中的植入后，进行选择性的操作423来沉积共形的介电层，以衬垫氧化层的表面。只在需要所形成的浅隔离区的宽度小于深掺杂区的宽度时需要操作423。然后，在操作425中，进行植入，以形成浅隔离区于感测元件之间及深掺杂区的上方。接着，在步骤427中，去除氧化层(植入掩膜)、蚀刻中止层和选择性的共形层(若有的话)，此选择性的共形层是用以形成浅掺杂区的植入掩膜的一部分。上述的制备自我对准隔离区在基材上的二个邻近感测元件间的方法的实施例，可降低邻近的串音(或散辉现象)。此方法使用氧化物植入掩膜，来形成深掺杂区且也形成浅掺杂区。在一些实施例中，浅掺杂区更窄，且系藉由沉积共形的介电层于氧化物植入掩膜的上方来形成，以窄化用以进行植入的开口。在一实施例中，提供制备自我对准隔离区于基材上的二个邻近感测元件间的方法，以降低二个邻近感测元件的串音。此方法包含图案化氧化层，以形成具有开口的氧化物植入掩膜于基材上的二个邻近感测元件之间。此方法也包含进行第一植入，以形成深掺杂区于二个邻近感测元件之间，并在与基材的顶面下方相距一段距离开始进行第一植入。此方法更包含在进行第一植入后，进行第二植入，以形成浅掺杂区于二个邻近感测元件之间。 此深掺杂区和浅掺杂区是自我对准的。浅掺杂区的底部和深掺杂区的顶部重叠，且此浅掺杂区和深掺杂区可避免电子在二个邻近感测元件间流动。在另一实施例中，提供制备自我对准隔离区于基材上的二个邻近感测元件间的方法，以降低二个邻近感测元件的串音。此方法包含图案化介电层，以在基材之上形成具有开口的介电植入掩膜于二个邻近感测元件之间。此方法也包含进行第一植入，以形成深掺杂区于二个邻近感测元件之间，并在与基材的顶面下方相距一段距离开始进行第一植入。此方法更包含在进行第一植入后与进行第二植入前，沉积共形的介电层于介电植入掩膜的上方，以减少开口的宽度至一新宽度。此外，此方法包含在进行第一植入后，进行第二植入，以形成浅掺杂区于二个邻近感测元件之间。此深掺杂区和浅掺杂区是自我对准，且此浅掺杂区的底部和深掺杂区的顶部重叠。此浅掺杂区和深掺杂区可避免电子在二个相邻感测元件间流动。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种制备自我对准隔离区的方法，其特征在于其制备多个自我对准隔离区于一基材上的二邻近感测元件间，以降低该些邻近感测元件的串音，该制备自我对准隔离区的方法包括以下步骤图案化一氧化层，以形成具有一开口的一氧化物植入掩膜，该开口是位于该基材上的该些邻近感测元件之间；进行一第一植入，以形成一深掺杂区于该些邻近感测元件之间，该第一植入是由与该基材的一上表面的下方相距一距离处开始进行；以及在进行该第一植入后进行一第二植入，以形成一浅掺杂区于该些邻近感测元件之间， 其中该深掺杂区和该浅掺杂区是自我对准的，其中该浅掺杂区的一底部和该深掺杂区的一顶部重叠，其中该浅掺杂区和该深掺杂区防止多个电子在该些邻近感测元件间流动。
2.根据权利要求1所述的制备自我对准隔离区的方法，其特征在于其还包含在进行该第一植入后与进行该第二植入前，沉积一共形的介电层于该氧化物植入掩膜的上方，以减少该开口的宽度至一新宽度。
3.根据权利要求1所述的制备自我对准隔离区的方法，其特征在于其中所述的浅掺杂区的宽度是等于或小于该深掺杂区的宽度。
4.根据权利要求1所述的制备自我对准隔离区的方法，其特征在于其还包含 沉积一氧化物蚀刻中止层于该氧化层的下方。
5.根据权利要求1所述的制备自我对准隔离区的方法，其特征在于其中所述的图案化该氧化层的操作步骤包含沉积一氧化层于该基材上；沉积一非晶碳层于该氧化层的上方；沉积一硬掩膜层于该非晶碳层的上方；形成一光阻层于该硬掩膜层的上方；使用该光阻掩膜为一第一蚀刻掩膜来蚀刻该硬掩膜层；使用被蚀刻的该硬掩膜层为一第二蚀刻掩膜来蚀刻该非晶碳层；使用被蚀刻的该非晶碳层为一第三蚀刻掩膜来蚀刻该氧化层；以及从该基材去除该蚀刻的非晶碳层。
6.根据权利要求1所述的制备自我对准隔离区的方法，其特征在于其中该些感测元件为多个η型二极管，且该些深掺杂区与该些浅掺杂区是被ρ型掺质所掺杂。
7.根据权利要求2所述的制备自我对准隔离区的方法，其特征在于其中所述的共形的介电层是通过原子层沉积或金属有机化学气相沉积所沉积的一氧化层。
8.一种制备自我对准隔离区的方法，其特征在于其制备多个自我对准隔离区于一基材上的二邻近感测元件间，以降低该些邻近感测元件的串音，该制备自我对准隔离区的方法包括以下步骤图案化一介电层，以形成具有一开口的一介电植入掩膜，该开口是位于该基材之上的该些邻近感测元件之间；进行一第一植入，以形成一深掺杂区于该些二个邻近感测元件之间，该第一植入是由与该基材的一上表面的下方相距一距离处开始进行；在进行该第一植入后与进行该第二植入前，沉积一共形的介电层于该介电植入掩膜的上方，以减少该开口的宽度至一新宽度；以及在进行该第一植入后，进行一第二植入，以形成一浅掺杂区介于该些邻近感测元件之间，其中该深掺杂区与该浅掺杂区是自我对准的，其中该浅掺杂区的一底部与该深掺杂区的一顶部重叠，其中该浅掺杂区与该深掺杂区防止多个电子在该些相邻感测元件间流动。
9.根据权利要求8所述的制备自我对准隔离区的方法，其特征在于其中所述的共形的介电层是通过原子层沉积或金属有机化学气相沉积所沉积的一介电层。
10.根据权利要求8所述的制备自我对准隔离区的方法，其特征在于其中所述的图案化该介电层的操作步骤包含沉积一介电蚀刻中止层于该介电层的下方；沉积该介电层于该介电蚀刻中止层的上方；沉积一非晶碳层于该介电层的上方；沉积一硬掩膜层于该非晶碳层的上方；形成一光阻层于该硬掩膜层的上方；使用该光阻掩膜为一第一蚀刻掩膜来蚀刻该硬掩膜层；以及使用该蚀刻的硬掩膜层为一第二蚀刻掩膜来蚀刻该非晶碳层。
全文摘要
本发明是有关于一种制备自我对准隔离区的方法，其制备多个自我对准隔离区于一基材上的二个邻近感测元件间，以降低邻近感测元件间的串音(Cross-talk)(或散辉现象(Blooming))。此些方法使用氧化物植入掩膜，来形成深掺杂区且也形成浅掺杂区。在一些实施例中，浅掺杂区较窄，并且是藉由沉积共形的介电层在氧化物植入掩膜上方，来窄化用以植入的开口而形成。
文档编号H01L27/146GK102386191SQ20111019931
公开日2012年3月21日 申请日期2011年7月14日 优先权日2010年8月30日
发明者傅士奇, 吕文祯, 曾凯 申请人:台湾积体电路制造股份有限公司