专利名称：组装半导体器件的方法
技术领域：
本发明涉及半导体封装，并且更具体地，涉及使用半蚀刻处理组装半导体器件的方法。
背景技术：
在常规的倒装芯片(FC)方形扁平无引脚(QFN)封装中，通常借助相关管芯外围上的互连焊盘形成管芯和引线框之间的电连接。然而，对于许多管芯，互连焊盘位于管芯的中央部分，包括用于电源和接地连接的互连焊盘。这种管芯不能安装在常规的FC QFN封装内，除非改变管芯焊盘布局，并且将某些外围管芯焊盘专用于接地或电源连接。
希望提供ー种具有相对高密度的输入/输出(I/O)管脚的基于引线框的FC QFN封装，这些管脚分布在包括相对于管芯的中央和外围部分的QFN封装的底面上的阵列中。常规的阵列QFN封装使用锯刃以便分切相邻封装的管脚和管芯标记。由于切割过度损坏封装，而切割不足不能完全隔离管脚，因而分切处理具有半切割问题。希望采用可以避免半切割问题的用于制造FC QFN封装的处理。
当结合附图阅读吋，将会更好地理解本发明的优选实施例的下列详细描述。作为例子示出本发明，并且本发明不受附图的限制，其中类似的參考号指示类似的元件。应当理解，附图不是按比例绘制的，并且已被出于易于理解本发明目的进行了简化。图IA和IB示出了芯片级封装(CSP)FC阵列QFN封装的横截面图和底面图；图2A示出了根据本发明的实施例用于组装CSP FC阵列QFN封装的处理的步骤；图2B示出了具有弓形侧壁的管脚焊盘的细节；图3A和3B示出了非CSP (标准尺寸)FC阵列QFN封装的横截面图和底面图；图4示出了根据本发明的实施例用于组装非CSP FC阵列QFN封装的处理的步骤；图5示出了图4的选择性电镀(步骤40)的细节；图6示出了图4的引线框顶侧半蚀刻(步骤41)的细节。
具体实施例方式根据本发明，一种用于组装半导体器件的处理包括提供导电引线框面板；选择性半蚀刻所述引线框面板的顶侧，以便提供多个管脚焊盘；以模塑料(molding compound)封装所述引线框面板和管芯；和选择性半蚀刻所述引线框面板的背面以便形成多个单独的输入/输出管脚。引线框面板可以包括铜。半导体器件可以包括芯片尺寸封装(CSP)。可替换地，半导体器件可以包括非CSP或标准尺寸封装。半导体器件可以包括基于引线框的方形扁平无引脚(QFN)封装。每个输入/输出管脚的侧壁可以包括ー个或多个弓形或横截面为拱形的表面。多个输入/输出管脚可被布置在半导体器件底面上的ニ维阵列中。选择性半蚀刻的步骤可以包括以诸如锡/铅或镍/钯的合金选择性电镀。附接倒装芯片管芯的步骤可以包括向管脚焊盘施加焊料凸块或焊球，并且给器件施加升高的温度以便回流或熔化焊料凸块或焊球。图I是CSP FC阵列QFN封装10的横截面图，其通常不会比封装10内的管芯11的尺寸大很多(小于X I. 2)。图IB是包括分布在管芯11之下的多个I/O管脚12的QFN封装10的底视图。I/O管脚12分布在相对于管芯11包括中央和外围位置的QFN封装10的底面上的ニ维阵列中。下面參考图2A中的处理流程图描述组装CSP FC阵列QFN封装10的处理。组装处 理以用于形成QFN封装的引线框的铜板13开始。在步骤20中铜板13被以诸如锡/铅或镍/钯的合金掩蔽并且选择性在顶侧电镀。对铜板13上的目标区域14应用选择性电镀， 并且不对其它区域应用电镀。下面參考图5描述执行选择性电镀步骤20的ー种方法。在选择性电镀步骤20之后，在步骤21中铜板13(引线框)被在顶侧选择性蚀刻到铜板13原始厚度的近似一半。可以用エ业上已知的任意适合方式和任意适合手段(例如，使用酸)执行半蚀刻步骤21。铜板13顶侧上的半蚀刻步骤21在引线框的表面之上以凸周隹(in relief)产生多个连结的管脚焊盘15。在半蚀刻步骤21之后，在步骤22和23将倒装芯片管芯16附接到多个管脚焊盘15。在步骤22，给管脚焊盘15施加焊料，以便形成焊料凸块或焊球17。然后将管芯16定位在引线框上使得管芯16上的管芯焊盘与焊料凸块或焊球17对准。在步骤23，执行回流处理，其中给焊球17加高温(elevated temperature)以便熔化焊球17和多个管脚焊盘15,从而管芯16上的相应管芯焊盘借助焊球17附接并且电连接到管脚焊盘15。 管芯附接步骤22和23之后是封装步骤24，封装步骤24以模塑料18封装铜板(弓丨线框)13和管芯16。封装步骤24之后是铜板(引线框)13背面上的第二掩蔽和选择性电镀步骤25，其中对铜板13的目标区域19应用第二选择性电镀，而不对其它区域应用电镀。第二电镀步骤25类似于第一电镀步骤20，其在下面參考图5更详细地描述。在选择性电镀步骤25之后，在步骤26将铜板(引线框)13的背面选择性蚀刻(去除)到铜板13原始厚度的近似一半。可以用エ业上已知的任意适合方式和任意适合手段(例如，使用酸)执行半蚀刻步骤26。铜板13背面上的半蚀刻步骤26产生对应于图IB中的I/O管脚12的多个分离的管脚12。半蚀刻步骤21和26的ー个好处是I/O管脚12的侧壁不是被平直或垂直蚀刻。而是如图2B所示，蚀刻处理形成具有弓形或横截面为拱形的表面12a和12b的I/O管脚12侧壁，其提供了与模塑料18更好的键锁或模锁，以及用干与电路板上的焊料的结合。例如，与管脚12的上半部相关联的弓形表面12a提供了用干与模塑料18结合的键，并且与管脚12的下半部相关联的弓形表面12b提供了用干与电路板(未示出)上的焊料结合的键。在半蚀刻步骤26之后，在步骤27中诸如以锯将半导体面板分切为单个QFN半导体器件。借助本领域已知的切割工具执行分切步骤27。分切步骤27之前可以有将焊料掩模或焊料抗蚀剂应用于铜板13底面上的目标区域28的附加(可选)步骤，以便減少在表面安装技术(SMT)处理过程中短路管脚12的风险。可以用エ业上已知的任意适合方式和任意适合手段，诸如选择性蚀刻，执行将焊料掩模或焊料抗蚀剂应用于目标区域28的步骤。目标区域28是I/O管脚12之间的区域。图3A是通常大于相关的管芯31的尺寸的非CSP (标准尺寸)FC阵列QFN封装30的横截面图。图3B是包括多个内部和外部I/O管脚32、33的QFN封装30的底平面视图。内部I/O管脚32的位置对应于管芯31上的相应焊盘的位置。提供外部I/O管脚33，以便便于通过迹线34从内部I/O管脚32重定位或重分布。图3B中的虚线I (或2)对应于图4所示的横截面图。下面參考图4的处理流程图描述组装非CSP FC阵列QFN封装30的方法。该制造处理以将形成QFN封装30的引线框的铜板29开始。在步骤40铜板29被以诸如锡/铅或镍/钯的合金掩蔽并且选择性地在顶侧电镀。对铜板29上的目标区域35应用选择性电镀，并且不对其它区域应用电镀。下面參考图5描述执行选择性电镀步骤40的ー种方法。 在选择性电镀步骤40之后，在步骤41在顶侧将铜板29 (引线框)选择性蚀刻到铜板40的厚度的近似一半。可以用エ业上已知的任意适合方式和任意适合手段(例如，使用酸)执行半蚀刻步骤41。铜板29顶侧上的半蚀刻步骤41在铜板29 (引线框)的表面之上以凸雕产生多个连结的管脚焊盘36。在半蚀刻步骤41之后，在步骤42和43将倒装芯片管芯37附接到多个管脚焊盘36。在步骤42，给管脚焊盘36施加凸块或球形式的焊料38。然后将管芯37定位在铜板(引线框)29上，将管芯37上的管芯焊盘与焊料凸块或焊球对准。在步骤43，给焊料38加高温(elevated temperature)以便使得焊料38回流或熔化,从而多个管脚焊盘36附接并且电连接到管芯37上的相应管芯焊盘。管芯附接步骤42和43之后是封装步骤44，封装步骤44以模塑料39封装铜板29和管芯37。封装步骤44之后是铜板(引线框)29背面上的第二掩蔽和选择性电镀步骤45。对铜板29的目标区域51应用第二选择性电镀，而不对其它区域应用电镀。第二电镀步骤45类似于第一电镀步骤40，其在下面參考图5更详细地描述。在选择性电镀步骤45之后，在步骤46将铜板(引线框)29的背面选择性蚀刻(去除)到铜板29原始厚度的近似一半。可以用エ业上已知的任意适合方式和任意适合手段(例如，使用酸)执行半蚀刻步骤46。铜板29背面上的半蚀刻步骤46产生对应于图3B中的I/O管脚32、33的多个分离的管脚I/O管脚32、33。两个半蚀刻步骤41和46的ー个好处是I/O管脚32、33的侧壁不是被平直或垂直蚀刻。而是如图2B所示，蚀刻处理形成具有弓形或可与表面12a和12b (图2B)比拟的横截面为拱形的表面的I/O管脚32、33侧壁，其提供了与模塑料39的良好键锁或模锁，以及用干与电路板(未示出)上的焊料的结合。在半蚀刻步骤46之后，在步骤47中将铜板29分切为单个QFN半导体器件。借助本领域已知的切割工具诸如锯执行分切步骤47。分切步骤47之前可以有将焊料掩模或焊料抗蚀剂应用于铜板29底面上的目标区域48的附加(可选)步骤，以便減少在表面安装技术(SMT)处理过程中短路管脚32、33的风险。可以用エ业上已知的任意适合方式和任意适合手段，诸如选择性蚀刻，执行将焊料掩模或焊料抗蚀剂应用于目标区域48的步骤。目标区域48是I/O管脚32、33之间的区域。图5示出了图4的选择性电镀步骤40的子步骤。步骤40包括子步骤40a，其中以任意适合方式和任意适合手段在铜板29上施加光致抗蚀剂层(photo resist layer)50。其后是子步骤40b和子步骤40c，在子步骤40b中将光致抗蚀剂层50选择性(借助于掩模等)曝光于紫外光，在子步骤40c中，选择性曝光层50被显影以便去除层50的选择性曝光(目标)区域。在一个实施例中，在子步骤40d中以诸如錫/铅或镍/钯等的合金电镀铜板29的选择性曝光的目标区域。最后，在子步骤40e中去除光致抗蚀剂层50的剰余部分，以便留下參考图4描述的选择性电镀区域35。图6示出了图4的顶侧半蚀刻步骤41的子步骤。步骤41包括子步骤41a，其中以任意适合方式和任意适合手段，在包括被在步骤40中选择性电镀的区域35的铜板29上施加光致抗蚀剂层60。其后是子步骤41b和子步骤41c，在子步骤41b中将光致抗蚀剂层60选择性(借助于掩模等)曝光于紫外光，在子步骤41c中，选择性曝光层光致抗蚀剂层60被显影以便去除层60的选择性曝光(目标)区域。目标区域不包括被在步骤40中选择性 电镀的电镀区域35。以任意适合方式和任意适合手段(例如，使用酸)将铜板29的目标区域蚀刻到铜板29的厚度的近似一半。最后，在子步骤41e中去除光致抗蚀剂层60的剰余部分，以便留下參考图4描述的多个连结的管脚焊盘36。本发明的QFN封装包括基于金属(例如，铜)引线框的封装，并且具有良好的导热性能。与标准QFN封装相比，本发明的QFN封装还具有相对高密度的管脚数目。作为FCQFN封装，避免了线焊，使得能够实现短信号路径和更小的信号衰减。由于取代锯切割，通过两个半蚀刻步骤实现管脚隔离，巧妙地避免了上述的半切割问题。最后，半蚀刻在I/O管脚侧壁为弓形或具有拱形横截面，从而提供与模塑料材料更好的键结合以及与电路板上的焊料的改进结合方面是有利的。从前面的讨论可见，本发明提供了使用半蚀刻处理组装半导体器件的方法。虽然已经说明和描述了本发明的优选实施例，应当清楚，本发明不仅限于这些实施例。本领域的技术人员将明了多种修改、改变、变形、替换和等同物，而不脱离在权利要求书中限定的本发明的精神和范围。
权利要求
1.一种组装半导体器件的方法，包括以下步骤 提供导电引线框面板； 选择性半蚀刻所述引线框面板的顶侧以提供多个管脚焊盘； 将倒装芯片管芯附接并且电连接到所述管脚焊盘； 以模塑料封装所述引线框面板和管芯；以及 选择性半蚀刻所述引线框面板的背面以形成多个分离的输入/输出管脚。
2.如权利要求I的组装半导体器件的方法，其中所述引线框面板包括铜板。
3.如权利要求I的组装半导体器件的方法，其中所述半导体器件包括芯片尺寸封装(CSP)。
4.如权利要求I的组装半导体器件的方法，其中所述半导体器件包括方形扁平无引脚(QFN)引线框封装。
5.如权利要求I的组装半导体器件的方法，其中姆个输入/输出管脚的侧壁在横截面中包括ー个或更多个弓形表面。
6.如权利要求I的组装半导体器件的方法，其中所述多个分离的输入/输出管脚在所述半导体器件底面上被布置成ニ维阵列。
7.如权利要求I的组装半导体器件的方法，其中所述选择性半蚀刻步骤包括以合金选择性地电镀。
8.如权利要求7的组装半导体器件的方法，其中所述合金包括锡/铅和镍/钯中的一种。
9.如权利要求I的组装半导体器件的方法，其中所述将倒装芯片管芯附接的步骤包括将焊料凸块施加到所述管脚焊盘，并且给该器件加高温以使所述焊料凸块回流。
10.ー种按照权利要求I的方法生产的半导体器件。
全文摘要
一种组装半导体器件的方法，半导体器件包括提供导电引线框面板，以及选择性半蚀刻所述引线框面板的顶侧，以便提供多个管脚焊盘。将倒装芯片管芯附接并且电连接到所述管脚焊盘，然后以模塑料封装所述引线框面板和管芯。在引线框面板的背面执行第二选择性半蚀刻步骤，以便形成多个分离的输入/输出管脚。每个输入/输出管脚的侧壁包括横截面为弓形的表面。
文档编号H01L21/60GK102842515SQ201110169920
公开日2012年12月26日 申请日期2011年6月23日 优先权日2011年6月23日
发明者黄美权, 刘赫津, 王志杰, 叶德洪, 张汉民 申请人:飞思卡尔半导体公司