专利名称：具有芯片外控制器的存储器装置及其制造方法
技术领域：
本发明是有关于ー种集成电路存储器装置(integrated circuitmemorydevices)及其制造方法。
背景技术：
高密度存储器装置在制造时，集成电路上每单位面积的数据储存量将是关键指标。因此，当存储器装置临界尺寸技术已达到瓶颈时，为了要达到每位更大的储存密度并降低每位的生产成本，一般建议的方式是将多层次的存储单元叠层。此外，新的存储器技术展开，包括相变存储器(phasechange memory)、铁磁存储器(ferromagnetic memory)、金属氧化物型存储器(metal oxide based memory)等。存储器技术需要一系列不同的エ艺步骤，接着是对于次要的外围电路的制造，夕卜 围电路例如是地址译码器(address decoders)、状态机(statemachines),以及指令译码器(command decoder)。由于存储器阵列以及外围电路都需要制造步骤的支持，所以用以执行存储器装置的生产线可能比较昂贵，或者以制造外围电路的电路作为妥协。如此将导致使用更高阶的技术来制造存储器装置的集成电路，造成エ艺成本更加提高。当集成电路中的存储器性能提升，使得制造成本越来越高，必须提出一个低制造成本的集成电路存储器结构。
发明内容
有鉴于此，本发明提供了ー种集成电路存储器装置，包括一存储器电路以及一外围电路，可以使用低成本制造此集成电路存储器装置。用于集成电路存储器装置的存储器电路以及外围电路，在叠层结构中是实现于不同层。存储器电路层以及外围电路层包括互连表面，通过互连表面的匹配可以建立存储器电路以及外围电路之间的电性连接。存储器电路层以及外围电路层可以在不同的生产线中，利用不同的エ艺分别地形成于不同的衬底上。因此，可以使用独立的エ艺技术，一种エ艺技术是用来制造存储器阵列，而另ー种エ艺技术是用以制造外围电路。分开的电路可以接着被叠层或封装在一起。于此所说明的制造存储器装置的方法，包括形成一存储器电路，存储器电路包括多个存储单兀。存储器电路具有一第一互连表面，第一互连表面包括第一组互连位置。第一组互连位置中的互连位置电性耦接至多个存储単元中相对应的存储单元。此方法亦包括形成一外围电路，外围电路提供一操作存储器电路的控制信号。外围电路具有一第二互连表面，第二互连表面具有第二组互连位置。此方法更包括连接存储器电路的第一互连表面至外围电路的第二互连表面，使得互连位置中的第一组互连位置电性连接至相对应的第二组互连位置的互连位置。于此所述的存储器装置包括一存储器电路，存储器电路包括多个存储単元。存储器电路具有一第一互连表面，第一互连表面包括第一组互连位置。第一组互连位置中的互连位置电性耦接至多个存储単元中相对应的存储单元。存储器装置亦包括一外围电路，夕卜围电路提供控制信号以操作存储器电路。外围电路具有一第二互连表面，第二互连表面具有第二组互连位置。外围电路的第二互连表面被连接至存储器电路的第一互连表面于ー互连接ロ，使得第一组互连位置中的互连位置电性耦接至相对应的第二组互连位置中的互连位置。本技术的其它方面以及优点将可配合后叙的图式、详细说明的内容以及权利要求范围来了解。
图I绘示ー简化的集成电路存储器装置的方块图，集成电路存储器装置包括一存储器电路以及一外围电路，于此所述的存储器电路与外围电路连接于ー互连接ロ。
图2绘示ー简化的存储器电路的方块图，存储器电路包括一第一组存储单元与一
第二组存储单元。图3绘示ー典型的存储器装置的一部分的示意图，存储器装置具有所述的互连表面。图4绘示一存储器电路的ー实施例的布局图，其绘示了互连接表面上的互连接位置的设置关系。图5绘示存储器电路的ー实施例的剖面图。图6至图8绘示形成叠层的集成电路的存储器装置的制造流程图，集成电路存储器装置包括于此所述的一存储器电路以及一外围电路。图9绘示透过一中介层间接地连接存储器电路至外围电路的另ー实施例的示意图。图10绘示ー叠层结构的ー实施例的剖面图，此叠层结构包括多个存储器彼此叠层。主要元件符号说明100 :装置110:存储器电路I3OU3O-IU3O-2 :导体132、132-1、132-2、132a、132b、134、134a、134b :互连位置160 :存储器阵列160-1 :第一组存储单元阵列160-2 :第二组存储单元阵列161 :列译码器163 :行译码器165 :总线166 :感测放大器/数据输入结构168 :偏压设置供应电压169 :状态机171 :数据输入172 :数据输出
174:其它电路175:外围电路180、182:互连表面
181:互连接ロ200 :存储单元
210 :字线220 :位线
具体实施方式
本发明的实施例将配合图示图I至图10作详细的于下。图I绘示ー简化的集成电路存储器装置100的方块图，集成电路存储器装置100包括一存储器电路100以及一外围电路175，于此所述的存储器电路与外围电路是物理性地分开设置于装置100的不同层上，且透过一互连接ロ 181连接彼此。于此所使用的词汇「被连接(joined)」或「连接(joining)」，是表示存储器电路110的设置是以贴附、固定，或以其它物理性的方式连接至外围电路175。此词汇涵盖了存储器电路110是直接地贴附至外围电路175，例如是透过接合(bonding)。此词汇更涵盖了存储器电路110是配置以透过介于存储器电路110与外围电路175之间的中介层单元或元件，间接地连接至外围电路175。存储器电路110包括一存储器阵列160。字线(未绘示出)是沿着存储器阵列160的列(columns)作排列。位线(未绘示出)是沿着存储器阵列160的行(rows)作排列，用以读取以及编程存储器阵列160的存储单元(未绘示出)。于此所使用的词汇「存取线路(access line)」通常是表示位线、源极线，以及/或字线。存储器电路110亦可以包括其它电路，例如是高电压晶体管或驱动器，当这些电路与存储器阵列设置在相同的芯片上时，可以提供更好的性能。存储器电路110包括ー互连表面182，互连表面具有一组互连位置132。互连位置132是以存储器电路110纵向的电性互连接ロ的形式作定义。图I绘示ー较小区域的互连表面182，互连表面182可以包括成千上万的互连位置132。互连位置132是透过导体130耦接至存储器阵列160中相对应的存取线路，因而，存储器阵列160的特定的行或列的选择被说明于下。存储器阵列160可以使用各种不同的2D或3D存储器结构来实现，包括前述的方式。存储器阵列160亦可以利用存取技术例如是浮动栅极、电荷陷阱、编程电阻以及相转变等等，以不同种类的存储单元来实现，不同种类的存储单元包括不同的随机存取存储器，只读式存储器，以及其它的非易失性存储器。在某些实施例中，存储器阵列160是利用叠层式薄膜晶体管结构来实现，叠层式薄膜晶体管结构例如是如美国专利号第7，473，589号以及美国专利号第7，709，334号所述，这两篇专利所揭露的内容，将以引用的方式并入于此。外围电路175亦包括ー互连表面180，互连表面180具有一组互连位置134。互连位置134是以外围电路175纵向的电性互连接ロ的形式作定义。互连接ロ 181设置于互连表面182以及互连表面180之间，以电性连接特定的互连位置134至相对应的互连位置132。互连接ロ 181也可以电性绝缘剩余的互连位置132及互连位置134。如此ー来，互连接ロ 181纵向地连接外围电路175至存储器阵列160的个别的存取线路。外围电路175提供控制信号以操作存储器电路110，控制信号例如是偏压信号、时序信号、切换控制信号等。外围电路175包括导体162，导体162透过互补的互连表面182及180，以及互连接ロ 181，耦接至存储器阵列160的字线。导体162延伸至一列译码器161。导体164透过互连表面182及180、互连接ロ 181以及导体130，耦接一行译码器163至存储器阵列I60中的位线。提供总线165的位置(addresses)至列译码器161以及行译码器163。于此实施例中，感测放大器以及数据输入结构(data-instructures) 166透过数据总线167耦接至行译码器163。行译码器163以及方块166中的感测放大器可以排列于页面缓冲器(page buffer structure)之中，以允许广泛且平行地读取和写入的操作。利用在集成电路存储器装置上的输入/输出端ロ，可以透过数据输入线路171提供数据至方块166的数据输入结构。于所述的实施例中，其它电路174被包括于外围电路175，其它电路例如是一般功能的处理器或特定功能的应用电路，或一种组合模块，模块可通过存储器阵列160来提供单芯片系统(system-on-a-chip)的功能。透过数据输出线172,可以提供方块166 的感测放大电路的数据至外围电路175上的输入/输出端ロ，或者至集成电路175的内部或外部的其它终端。此实施例中的控制器的实现，是使用偏压设置状态机(biasarrangement statemachine) 169来控制偏压设置供应电压的应用，偏压设置供应电压是透过电压供应器或方块168中的供应器提供或产生，偏压设置供应电压例如是读取及编程电压。接着，透过互连表面182、互连表面180以及互连接ロ 181，提供偏压设置提供电压以及其它控制信号至存储器电路110。可以使用已知的特殊用途的逻辑电路来实现控制器。在另ー实施例中，控制器包括通用的处理器，通用的处理器可以实现于外围电路175之中，外围电路175可以执行计算机程序以控制装置100的操作。在另ー实施例中，可以结合特殊用途的逻辑电路以及通用处理器结合来实现控制器。可以使用各种不同的技术来叠层外围电路175以及存储器电路110，以透过互连接ロ 180建立外围电路175以及存储器电路110的电性互连。举例来说，可以应用图案化的导体材料至互连表面182及互连表面180两者之一，或应用至互连表面182及互连表面180两者。使用的导体材料可以为导电黏着剂或焊料。可以接着叠层外围电路175以及存储器电路110，使得互连表面182、互连表面180直接地匹配。在某些实施例中，可以使用穿透式娃通道(Through-Silicon-Via, TSV)技术来执行叠层以及接合步骤,穿透式娃通道例如是如作者为马先生等人的美国专利案第7，683，459号所述，于此将以引用的方式并入本文之中。在一些实施例中，互连接ロ 181包括一介于互连表面182及互连表面180之间的中介层。中介层可以包括一具有金属层的半导体衬底，金属层被设置以导通介于互连表面之间的信号，且中介层包括例如是TSV技术的结构，用以耦接中介层的ー侧的接触点与另一中介层。中介层包括相対的两侧，分别具有互连位置。导电元件由两相对侧之间的导电路径开始延伸于互连位置的间。在一些实施例中，中介层可以包括外加的电路，例如放大器、中继器(repeater)、电导(inductors)、电容以及ニ极管，以支持层状存储器与外围电路之间的信号联系以及阻抗匹配。
存储器电路110以及外围电路175的物理性的分离，使得エ艺技术上得以将两者分开地制造，一エ艺用以制造存储器电路110,另ーエ艺用以制造外围电路175 (可以选择是否尚需要有一エ艺用以制造中介层)。举例来说，可以在不同的生产线使用不同エ艺分开地制造存储器电路110以及外围电路175于不同的衬底上。因此，可以使用单纯逻辑エ艺(logic onlyprocesses)来制造外围电路175。单纯逻辑エ艺例如是用来形成静态随机存取存储器(Static Random Access Memory, SRAM)的エ艺,不必像相对较复杂的传统的存储器エ艺需要结合逻辑/存储器エ艺。本实施例可以用较低廉的成本来设计ー个高效能外围电路175。同样地，可以使用存储器エ艺技术来制造存储器电路110，而不需考虑外围电路175的エ艺技术。即便加上使用接合エ艺所需要花费的成本，将存储器电路110以及外围电路175分开地制造，可以可观地降低每一存储单元的成本净额。举例来说，假设存储器电路110以及外围电路175占去相同的晶片面积(diearea)，且存储器电路110以及外围电路175各别的エ艺技术并没有涵盖到共同的步骤。亦假设存储器电路110以及外围电路175两者各需要形成20层的材料，每ー层材料所需要的成本为$50元。在这样的假设下，将存储器 电路110以及外围电路175 —起制造时，每个晶片的成本接近(20*$50+20*$50)/1000，也就是$2元。相对地，分开地形成存储器电路110以及外围电路175，每个晶片的成本接近(20*$50/2000) + (20*$50/2000)+叠层及接合的成本，也就是$1元再加上接合エ艺所需花费的成本。因此，当接合电路所需成本小于$1元时，分开地制造存储器电路110以及外围电路175，会比制造存储器电路110及外围电路175于单ー芯片的成本更低。存储器电路110与外围电路175的物理分离亦可以使其各别模块化，模块化例如是可以提供不同的操作模式，例如相同的存储器装置100上的不同的存储单元用以进行不同的读取或写入操作。不同的操作模式使得不同的存储单元可以提供不同的存储器特性。图2绘示ー简化的存储器电路110的方块图，存储器电路110包括一第一组存储单元160-1与一第二组存储单元160-2。如图2所示，第一组存储单元160-1可以透过导体130-1耦接至ー互连表面182-1，互连表面182-1具有一组互连位置132-1。第二组存储单元160-2可以透过导体130-2耦接至互连表面182-2，互连表面182-2具有一组互连位置132-2。介于互连表面182-1、互连表面182-2及互连表面180的互连接ロ 181电性连接特定的互连位置134至相对应的互连位置132-1及互连位置132-2。外围电路175产生用以操作第一组存储单元160-1及第ニ组存储单元160-2的操作信号。操作信号是由外围电路175的控制逻辑所产生以执行操作模式，操作模式例如是对于第一组存储单元160-1及第ニ组存储单元160-2的读取或写入操作。在此实施例中，外围电路175对第一组存储单元160-1及第ニ组存储单元160-2产生不同的操作信号。举例来说，外围电路175对第一组存储単元160-1产生进行读取操作的操作信号可能会不同于外围电路175对第一组存储単元160-2产生进行读取操作的操作信号。举例来说，操作信号之间的差异可能包括ー个或ー个以上的逻辑序列(logic sequences)差异、指令组(command sets)的差异，以及时序信号(timing signals)的差异。可以利用第一组存储単元160-1及第ニ组存储単元160-2之间不同的操作模式，以提供不同的存储器特性。举例来说，第一组存储単元160-1及第ニ组存储単元160-2可以具有不同种类的存储单元、不同阵列的设置方式、不同阵列的尺寸，以及/或者包括具有不同特性的材料。举例来说，第一组存储単元160-1可以提供随机存取且以相对较短长度的位线以及字线来设置。如此的设置方式可以提供高编程/擦除速度，例如可以应用于随机存取存储器(RAM memory)。第二组存储单元160-2可以设置于反及(NAND)或反或(NOR)结构中，且具有相对较长的位线及字线。如此的设置方式可以提供良好的阵列效率，例如可以应用于闪存中。透过独立的互连表面182-1及互连表面182-2的模块的使用，亦可以使各组存储単元彼此独立地操作。举例来说，可以执行读取操作于ー组存储单元，同时执行ー编程操作于另ー组存储単元。存储单元组进行的独立操作亦可以降低电カ的消耗。举例来说，可以只将电カ提供给所欲进行操作之存储器特性的存储单元。在一些实施例中，存储单元组161-1及161-2通常会共享外围电路175。或者，相似的模块可以用于外围电路175中的部分或所有的电路。举例来说，外围电路175包括感测放大器组，感测放大器组具有不同的操作特性，例如是具有不同的感测速度。在操作吋，可以接着将ー组给定的感测放大器连接或分离于不同组的存储单元，因而提供许多不同的 操作模式。图3绘示ー典型的叠层式集成电路存储器装置100的一部分的示意图，存储器装置100具有所述的互连接ロ 181。在图3中，存储器阵列160中的存储单元200为硅氧氮氧化硅型(SONOS-type)电荷陷阱存储単元。或者，也可以使用其它形式的存储单元及/或其它形式存储器阵列来设置。存储器阵列160包括多条字线210,字线210是延伸于与第一方向平行的方向。如图3所示，存储单元200的栅极被连接至相对应的字线210。各个字线210是透过相对应的导体130耦接至相对应的字线互连位置132a，互连位置132a位于互连表面182上。字线互连位置132a透过互连接ロ 181耦接至相对应的字线互连位置134a，互连位置134a位于互连表面180上。字线互连位置134a接着透过导体162稱接至列译码器161 (rowdecoder)。透过此结构，列译码器161响应于ー总线，此总线为施加电压至选择的字线210的总线。所施加的电压的程度以及持续时间与所执行的操作有夫，执行的操作例如是读取操作或是ー编程操作。存储器阵列160亦可以包括多条位线220，位线220延伸干与第二方向平行的方向。如图3所示，存储单元220的源极和漏极区域被连接至相对应的位线220。各个位线220透过相对应的导体130耦接至相对应的位线互连位置132b，位线互连位置132b位于互连表面182上。位线互连位置132b是透过互连接ロ 181耦接至相对应的位线互连位置134b，位线互连位置134b位于互连表面180上。位线互连位置134b透过导体164耦接至行译码器(column decoder) 163。透过此结构，行译码器163响应于ー总线，此总线为施加电压至选择的位线220的总线。图4绘示存储器电路130的一实施例的布局图，其中，互连接表面182上的互连接位置132连接至存储器阵列160。图5绘示存储器电路130的一实施例中，沿字线210的X-X’轴的剖面图。于所述的实施例中，位线220设置于字线210上。接触插塞(例如是310)连接至位线220以设置于互连位置132上，互连位置132位于互连表面182上。于此实施例中，位线互连位置132b是直接接触于相对应的位线互连位置134b，位线互连位置134b位于外围电路175的互连表面180上。如前述，透过此结构，行译码器163耦接至导体164，以提供电压至选择的位线220。接触插塞(例如是320)连接至字线210至相对应的导电延伸部(例如是330)。相对应的导电延伸部延伸于平行字线210的方向且设置于位线220上。接触插塞(例如是340)接着连接导电延伸部至相对应的字线互连位置132a，字线互连位置132a位于互连表面182上。如前述，透过此结构，列译码器161响应于施加电压至选择的字线210的总线。接地和其它译码器亦可以用相似如存储器电路110的设置所需的方式，耦接至存储器电路110。如图4所示，多条字线互连位置132a是分布式地连接至各个字线210。同样的，多条位线连接位置132b可以连接至各位线220。这些额外的纵向互连可以作为备用以提供冗余(redundancy),以提升制造良率。举例来说，当发现有错误位(fail bit)时,可将错误位地址(fail bit address)指向这些备用的位线，进而提升制造时的良率。
图6至图8绘示形成叠层式集成电路的存储器装置100的制造流程图，集成电路存储器装置100包括于此所述的一存储器电路110以及一外围电路175。图6绘示于第一衬底上形成多个存储器电路110的結果。举例来说，第一衬底400可以包括多晶硅或其它半导体材料。或者，第一衬底400也可以包括非半导体材料，例如是ニ氧化硅(SiO2)、碳化硅(SiC)、氮化硅(SiN)或者是环状树脂(epoxy)。在另ー实施例中，第一衬底400可以包括软性衬底材料，例如是塑性材料。在一些实施例中，第一衬底包括可以重复使用的衬底，外加的存储器电路110相继地形成于重复使用的衬底上。虽然有成千上万的存储器电路110可以形成于第一衬底400上，然而，为了展示的目的仅绘示出两个存储器电路110于图6中。如本发明所属技术领域所知悉，可以使用标准エ艺存储器电路110来形成存储器电路。一般而言，存储器电路可以包括存储单元、存取线路(例如是字线)、位线及源极线、导体插塞(conductive plugs)、掺杂的半导体材料、先进的存储器材料(advance memorymaterials),例如相转变材料、铁磁性材料(ferromagnetic materials)、高介电系数材料(high-k dielectrics)等，以及其它用于存储器电路的结构。在一些实施例中，存储器电路110包括字线驱动器以及位线预充电电路(bit line precharge circuitry)。在一些实施例中，部分或所有的译码器电路可以形成于存储器电路上。在其它的实施例中，例如是前述的实施例，存储器电路110并未包括译码器电路。可以以不同的2维或3维存储器结构来实现存储器电路110，包括如前所述的结构。存储器阵列160亦可以以各种不同的存储单元来实现，这些不同的存储单元包括只读存储器、浮动栅极及电荷陷阱等。在一些实施例中，存储器电路110是以叠层式薄膜晶体管技术来形成，叠层式薄膜晶体管技术例如是如美国专利号第7，473，589号以及美国专利号第7，709，334号所述，于此，已于前面的说明中将其所揭露的内容以引用的方式并入本文之中。如部分的存储器电路的形成，一种互连方式包括将存储器电路110中的开孔设于互连位置132的位置。接触插塞可以形成于开孔之中，使得接触插塞对应至存储器电路110中的存取线路。接着图案化叠加的互连位置132以接触于接触插塞，因而形成互连表面182。互连表面182可以包括成千上万个互连位置132。然而，为了清楚地展示，图6并未以实际的维度绘示，而仅绘示些许的互连位置132。图7绘示外围电路175形成于ー第二衬底410上的結果。外围电路175被配置以提供控制电路，控制电路例如是偏压信号、时序信号等，用于存储器电路110的操作。于生产线上可以利用逻辑エ艺来制造外围电路175以最佳化工艺。举例来说，外围电路175可以包括译码器电路、页面缓冲器、电荷泵浦电路(charge pumping circuits)、控制器(例如是状态机)、其它存储器电路(例如是用于高速缓存的静态随机存取存储器、一般目的的处理器或特殊目的的应用电路，以及其它功能性地支持集成电路存储器的已知电路。可以使用相同于前述用以制造互连位置132的技木，以形成互连位置134耦接至相对应的接触插塞。图8绘示直接地连接存储器电路110的互连表面182至外围电路175的互连表面180的結果。这样的连接方式提供特定的互连位置134电性连接至相对应的互连位置132。 此连接方式亦提供互连位置132与互连位置134彼此之间的电性绝缘。如此ー来，外围电路175纵向地连接至存储器阵列160的各个存取线路。可以使用各种不同的技术连接外围电路175与存储器电路110，以建立包括前述的纵向电性互连。在此实施例中，不论具有或没有中介层，存储器电路110可以反向地设置于外围电路175上。或者，不论具有或没有中介层，外围电路175可以设置于存储器电路110之上。图9绘示另一实施例中，存储器电路110透过中介层800以间接地连接至外围电路175。在此情况中，存储器电路110以及外围电路175是透过中介层800连接。多个存储器电路110也可以彼此叠层，使得存储器电路110在与外围电路175连接之前为单ー装置。一典型的叠层结构900之剖面图是绘示于图10中。举例来说，可以利用TSV技术形成开ロ 910以互连各个存储器电路110，开ロ 910是完全地贯穿叠层结构900。在其它实施例中，ー个或ー个以上得存储器电路层与外围电路的数层可以包括于如图10的叠层结构中。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种存储器装置的制造方法，包括 形成一存储器电路，该存储器电路包括多个存储单元，该存储器电路具有一第一互连表面，该第一互连表面具有一第一组互连位置，该第一组互连位置的多个互连位置被电性率禹接至该多个存储单元中相对应的存储单元； 形成一外围电路，该外围电路提供用以操作该存储器电路的控制信号，该外围电路具有一第二互连表面，该第二互连表面具有一第二组互连位置；以及 连接该存储器电路的该第一互连表面至该外围电路的该第二互连表面。
2.根据权利要求I所述的方法，其中该第一互连表面与该第二互连表面连接的方式为该第二互连表面设置于该第一互连表面上。
3.根据权利要求I所述的方法，其中 形成该存储器电路的步骤包括执行一第一工艺以形成该多个存储单元于一第一衬底上；以及 形成该外围电路的步骤包括执行一第二工艺以形成该外围电路于一第二衬底上，该第二工艺与该第一工艺不相同。
4.根据权利要求I所述的方法，其中 形成该存储器电路的步骤包括形成该存储器电路于一第一衬底；以及 形成该外围电路的步骤包括形成该外围电路于一第二衬底，该第二衬底与该第一衬底分开地设置。
5.根据权利要求I所述的方法，其中该连接步骤包括直接地接合该第一互连表面至该第二互连表面。
6.根据权利要求I所述的方法，其中该第一组互连位置是于该第一互连表面上设置成一图案，该图案是对应至该第二互连表面上的该第二组互连位置所设置而成的另一图案，使得连接该第一互连表面至该第二互连表面时，该第一组互连位置中的该多个互连位置得以对齐于该第二组互连位置中所对应的多个互连位置。
7.根据权利要求I所述的方法，其中连接该第一互连表面至该第二互连表面的步骤更包括 连接该存储器电路的该第一互连表面至一中介层，使得该第一组互连位置中的该多个互连位置电性耦接至该中介层上相对应的多个导电元件；以及 连接该外围电路的该第二互连表面至该中介层，使得该第二组互连位置中的多个互连位置电性耦接至该中介层上相对应的多个导电元件。
8.根据权利要求I所述的方法，其中 形成该存储器电路与形成该外围电路的步骤包括，形成该存储器电路及该外围电路其中之一于一衬底上，且移除该存储器电路及该外围电路的该其中之一于该衬底；以及 连接该第一互连表面至该第二互连表面的步骤包括，当移除该存储器电路及该外围电路的该其中之一于该衬底后，匹配该存储器电路及该外围电路的该其中之一至另一存储器电路以及另一外围电路。
9.根据权利要求I所述的方法，其中该外围电路产生多个第一操作信号以操作该多个存储单元中的一第一存储单元，且该外围电路产生多个第二操作信号以操作该多个存储单元中的一第二存储单元，该多个第一操作信号不同于该多个第二操作信号。
10.根据权利要求I所述的方法，其中 该存储器电路包括该多个存储单元中的一第一阵列以及该多个存储单元中的一第二阵列，该第一阵列及该第二阵列具有独立的存取线路以及不同的存取时序；以及 该外围电路施加不同的时序至该第一阵列及该第二阵列。
11.根据权利要求I所述的方法，其中该存储器电路更包括多条存取线路，该第一组互连位置中的该多个互连位置透过该多个存取线路电性耦接至该多个相对应的存储单元。
12.—种存储器装置，包括 一存储器电路，包括多个存储单兀，该存储器电路具有一第一互连表面，该第一互连表面具有一第一组互连位置，该第一组互连位置中的多个互连位置电性耦接至该多个存储单元中相对应的存储单元；以及 一外围电路，用以提供多个控制信号以操作该存储器电路，该外围电路具有一第二互连表面，该第二互连表面具有一第二组互连位置； 其中该外围电路的该第二互连表面于一互连接口连接至该存储器电路的该第一互连表面。
13.根据权利要求12所述的装置，其中该第二互连表面设置于该第一互连表面上。
14.根据权利要求12所述的装置，其中 多条存取线路以及该存储器电路的该多个存储单元是由一第一工艺形成于一第一衬底上；以及 该外围电路是由一第二工艺形成于该第二衬底上，该第二工艺不同于该第一工艺。
15.根据权利要求12所述的装置，其中该第二互连表面是直接地接合于该第一互连表面。
16.根据权利要求12所述的装置，其中该第一组互连位置是于该第一互连表面上设置成一图案，该图案是对应至该第二互连表面上的该第二组互连位置所设置而成的另一图案，使得连接该第一互连表面至该第二互连表面时，该第一组互连位置中的该多个互连位置得以对齐于该第二组互连位置中所对应的多个互连位置。
17.根据权利要求12所述的装置，更包括一中介层，该中介层具有一第一侧及一第二侦牝以及多个导电元件延伸于该第一侧及该第二侧之间，其中 该存储器电路的该第一互连表面连接至该中介层的该第一侧，使得该第一组互连位置中的该多个互连位置电性耦接至该中介层的该第一侧上相对应的多个导电元件；以及 该外围电路的该第二连接表面连接至该中介层的第二侧，使得该第二组互连位置中的多个互连位置电性耦接至该中介层的该第二侧上相对应的多个导电元件。
18.根据权利要求12所述的装置，其中该外围电路产生多个第一操作信号以操作该多个存储单元中的一第一存储单元，且该外围电路产生多个第二操作信号以操作该多个存储单元中的一第二存储单元，该多个第一操作信号不同于该多个第二操作信号。
19.根据权利要求12所述的装置，其中 该存储器电路包括该多个存储单元的一第一阵列以及该多个存储单元的一第二阵列，该第一阵列及该第二阵列具有独立的存取线路以及不同的存取时序；以及 该外围电路施加不同的时序至该第一阵列及该第二阵列。
20.根据权利要求12所述的装置，其中该存储器电路更包括多个存取线路，该第一组互连 位置中的该多个互连位置透过该多个存取线路电性耦接至该多个相对应的存储单元。
全文摘要
本发明公开了一种集成电路存储器装置及其制造方法，适用于低成本的工艺，该装置包括一存储器电路以及一外围电路。装置的存储器电路以及外围电路是实现于叠层结构的不同层。存储器电路层以及外围电路层包括互补的互连表面，通过存储器电路以及外围电路彼此互补的互连表面的匹配，可以建立电性互连。存储器电路层以及外围电路层可以在不同的生产线上，使用不同的工艺方式，分别地形成于不同的衬底上。如此的制造方式，使得存储器电路层以及外围电路层得以分别使用独立的工艺设备技术来制造，一种工艺技术用于存储器阵列的制造，另一种工艺技术则用于外围电路的制造。这些独立的电路可接着被叠层并接合在一起。
文档编号H01L21/768GK102768995SQ20111011951
公开日2012年11月7日 申请日期2011年5月6日 优先权日2011年5月6日
发明者吕函庭, 谢光宇, 陈士弘 申请人:旺宏电子股份有限公司