专利名称：模拟缓冲电路的利记博彩app
技术领域：
本发明是有关于一种模拟缓冲电路，且特别是有关于一种使用一共用电极的模拟缓冲电路。
背景技术：
显示面板通常具有一基板以及形成于其上的多个像素元件。这些像素元件基本上是以矩阵方式配置，而矩阵的列上具有栅极线，而矩阵的行上则具有数据线。显示面板是由包含一栅极驱动器及一数据驱动器的驱动电路所驱动。栅极驱动器产生多个栅极信号(扫描信号)依序作用于栅极在线以逐列依序开启像素元件。数据驱动器产生多个源极信号 (数据信号)，即循序取样的影像信号，这些信号同时被传递至该数据在线，并与栅极信号协同作用以显示影像于面板上。在此种驱动电路中，具有多级的移位缓存器是用于栅极驱动器中，以产生前述多个栅极信号以依序驱动栅极线。为了降低成本，过去已有许多作法尝试将移位缓存器与门极驱动器整合进显示面板。例如，其中一种作法便是将移位缓存器与门极驱动器制作于面板的玻璃基板上，亦即所谓矩阵基板行驱动技术(gate driver on array, GOA)，其主要是使用非晶硅(a-Si)薄膜晶体管，及/或低温多晶硅(LTPQ薄膜晶体管。图4是一显示面板10，具有一 GOA架构11，其上形成具有多级电路12的移位缓存器。每一级电路12产生一扫描信号，以驱动显示面板10对应的像素列。为了提升移位缓存器的驱动能力，通常将模拟缓冲器20耦接于每一级电路12以及对应的像素列14之间， 以增加移位缓存器输出信号的电流推力。在GOA架构11中，各模拟缓冲器20形成于基板 13上，且各模拟缓冲器20具有布局线宽H，而线宽H基本上与显示面板10的像素列14的宽度相等。由于高画质影像显示器对于分辨率的要求很高，移位缓存器通常设计为具有很多级电路。因此，基板上每一级电路12的可布局空间减小，因而模拟缓冲器20的面积亦必须被迫缩小。如图5所示，模拟缓冲器20包含一 η型通道薄膜晶体管(NTFT)21以及一 ρ型通道薄膜晶体管(PTFT) 22。η型通道薄膜晶体管21及ρ型通道薄膜晶体管22各自具有形成于基板13上的源极区21a、2h及漏极区21b、22b，源极区以及漏极区之间界定有通道区21c、 22c。η型通道薄膜晶体管21的漏极区21b以及ρ型通道薄膜晶体管22的漏极区22b间隔一距离w，漏极区21b、22b的宽度为d，其间并以互连层25相互电性连接。如图5所示，模拟缓冲器20具有宽度Wc= (wl+2d+w+W)。一般而言，薄膜晶体管的通道宽度及长度的缩小会造成饱和电流的降低并损害薄膜晶体管的稳定性。因此，有必要针对上述缺点进行改善处理。
发明内容
本发明的目的在于提供一种模拟缓冲器电路。可因而缩小在显示面板上使用的模拟缓冲电路的布局面积。
为实现本发明的目的而提供一种模拟缓冲器电路，包括一 ρ型通道薄膜晶体管以及一 η型通道薄膜晶体管。前述ρ型通道薄膜晶体管及η型通道薄膜晶体管中每一者均包含一源极区及一漏极区、一第一绝缘层、一栅极层、一第二绝缘层、一源极电极、一共用漏极电极。前述源极区及漏极区形成于一基板上，两者间界定出一通道区，使P型通道薄膜晶体管的漏极区及η 型通道薄膜晶体管的漏极区相互接触，而界定出一空乏区于P型通道薄膜晶体管的漏极区与η型通道薄膜晶体管的漏极区接触的一接面。前述第一绝缘层形成于基板上并覆盖对应的源极区、漏极区以及通道区。前述栅极层形成于第一绝缘层上，并覆盖对应的通道区。前述第二绝缘层形成于第一绝缘层上，并覆盖对应的栅极层。前述源极电极形成于第二绝缘层上且电性连接至对应的源极区。前述共用漏极电极形成于第二绝缘层上，并透过一界定于空乏区之上的通孔电性连接至P型通道薄膜晶体管及η型通道薄膜晶体管的漏极区。P型通道薄膜晶体管及该η型通道薄膜晶体管各自的通道区是以多晶硅形成。ρ型通道薄膜晶体管的源极区及漏极区是以ρ型重掺杂半导体形成，η型通道薄膜晶体管的源极区及漏极区是以η型重掺杂半导体形成。η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，第一 η型轻掺杂区形成于源极区及通道区之间，该第二 η型轻掺杂区形成于通道区及漏极区之间。ρ型通道薄膜晶体管及η型通道薄膜晶体管的漏极之间的接面包含一 ρη接面。该通孔具有一大于该空乏区的宽度，使得该共用漏极电极横跨该空乏区且与ρ型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区接触。为实现本发明的目的还提供一模拟缓冲电路。包括一 P型通道薄膜晶体管以及一 η型通道薄膜晶体管，其中该ρ型通道薄膜晶体管及该η型通道薄膜晶体管每一者均包含一源极区及一漏极区、一栅极层、一源极电极以及一共用漏极电极。源极区及一漏极区形成于一基板上，两者间界定出一通道区，使P型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区基本上相互接触，而界定出一空乏区于P型通道薄膜晶体管的漏极区与η型通道薄膜晶体管的漏极区接触的一接面。前述栅极层，形成于对应的通道区的上，并与对应的该通道区绝缘隔离。前述源极电极，与栅极层绝缘隔离，并电性连接至对应的源极区。前述共用漏极电极，与栅极层及该源极电极绝缘隔离，并透过一界定于该空乏区之上的通孔，电性连接至P型通道薄膜晶体管的漏极区及η型通道薄膜晶体管的漏极区。ρ型通道薄膜晶体管的漏极及η型通道薄膜晶体管的漏极之间的接面包含一 ρη接前述模拟缓冲电路进一步包含一第一绝缘层，形成于基板上并覆盖P型通道薄膜晶体管及η型通道薄膜晶体管的源极区、漏极区以及通道区。前述模拟缓冲电路进一步包含一第二绝缘层，形成于该第一绝缘层上且覆盖ρ型通道薄膜晶体管的栅极层及η型通道薄膜晶体管的栅极层。ρ型通道薄膜晶体管及η型通道薄膜晶体管各自的该通道区是以多晶硅形成。ρ型通道薄膜晶体管的源极区以及漏极区是以ρ型重掺杂半导体形成，η型通道薄膜晶体管的源极区及漏极区是以η型重掺杂半导体形成。 η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，其中第一 η型轻掺杂区形成于源极区及通道区之间，该第二 η型轻掺杂区形成于通道区及漏极区之间。该通孔具有一大于空乏区的宽度，使得共用漏极电极横跨空乏区且与P型通道薄膜晶体管及η型通道薄膜晶体管的漏极区接触。为实现本发明的目的，还提供一种模拟缓冲电路。包括形成于一基板上的一图样层，其中前述图样层具有一第一 P型重掺杂区、一第二 P型重掺杂区、一形成于前述第一 P 型重掺杂区及前述第二 P型重掺杂区之间的P型通道区、一第一 η型重掺杂区、一第二 η型重掺杂区、一形成于前述第一 η型重掺杂区及前述第二 η型重掺杂区之间的η型通道区，其中前述第二 P型重掺杂区及前述第一 η型重掺杂区相互接触而界定出一空乏区于前述第二 P型重掺杂区及前述第一 η型重掺杂区接触的一接面。前述模拟缓冲电路亦包括一第一绝缘层、一第一导电层以及一第二绝缘层，其中第一绝缘层形成于基板上并覆盖该图样层，第一导电层具有彼此相距的一第一部及一第二部，前述第一导电层形成于第一绝缘层上，而使该第一部及该第二部分别覆盖该P型通道区及该η型通道区，前述第二绝缘层形成于第一绝缘上且覆盖该第一导电层。前述模拟缓冲电路进一步包括一第二导电层，具有彼此相距的一第一部、一第二部及一第三部，前述第二导电层形成于第二绝缘层上，其中第一部及第二部分别电性连接至第一 P型重掺杂区及第二 η型重掺杂区，且第三部透过界定于该空乏区上的一通孔电性连接至第二 P型重掺杂区以及第一 η型重掺杂区。因此，第一及第二 ρ型重掺杂区、ρ型通道区、第一导电层的第一部以及第二导电层的第一部及第三部构成一 P型通道薄膜晶体管，且第一及第二 η型重掺杂区、η型通道区、 第一导电层的第二部以及第二导电层的第二部及第三部构成一η型通道薄膜晶体管。ρ型通道区以及η型通道区的每一个是以多晶硅形成。该图样层具有一第一 η型轻掺杂区以及一第二 η型轻掺杂区，该第一 η型轻掺杂区形成于该第一 η型重掺杂区及该η型通道区之间，该第二 η型轻掺杂区形成于该η型通道区及该第二 η型轻掺杂区之间。该通孔具有一大于空乏区的宽度，使得第二导电层的第三部横跨空乏区且与第二 P型重掺杂区及第一 η型重掺杂区相互接触。以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1是依照本发明一实施方式的模拟缓冲电路示意图；图2是图1的模拟缓冲电路的部分透视图；图3Α至图3F是图1的模拟缓冲电路的制作流程示意图；图4是具有GOA架构的显示面板；图5是现有的模拟缓冲电路。其中，附图标记10 显示面板11:G0A 架构12 移位缓存器
13、101:基板14:像素20 模拟缓冲器21 :n型通道薄膜晶体管22 φ型通道薄膜晶体管21a、22a、lll、121 源极区21b、22b、113、123 漏极区21c、22c、112、122 通道区25 互连层100:模拟缓冲电路102 氧化硅层/缓冲层104:第一绝缘层106 第二绝缘层110 φ型通道薄膜晶体管114 栅极层(第一栅极电极)115、125:源极电极116 漏极电极117、118、128 通孔119:电洞120 :n型通道薄膜晶体管124 栅极层126 第一 η型轻掺杂区域127 第二 η型轻掺杂区域1 :电子130 空乏区131:pn 接面 ρ 端132 :pn 接面 η 端133 :ρη 接面142 第一光阻层144 第二光阻层143 第三光阻层145:第四光阻层
具体实施例方式在本发明中使用的用语“矩阵基板行驱动技术(gate driver on array) ”或其简称“G0A”，主要是指使用非晶硅(a-Si)薄膜晶体管及(或)低温多晶硅(LTPS)薄膜晶体管以在显示面板的玻璃基板上制作移位缓存器及(或)栅极驱动器的电路布局或其架构。请参照图1及图2，其是依照本发明实施方式的模拟缓冲电路100。模拟缓冲电路100包含相互电性耦接的ρ型通道薄膜晶体管(PTFT) 110及η型通道薄膜晶体管
8(NTFT)120。前述ρ型通道薄膜晶体管110具有一源极区111以及一漏极区113，两者间界定有一通道区112，且该ρ型通道薄膜晶体管110形成于基板101上。前述η型通道薄膜晶体管120具有一源极区121以及一漏极区123，两者间界定有一通道区122，且该η型通道薄膜晶体管120形成于基板101上。在此实施方式中，ρ型通道薄膜晶体管110的漏极区113 以及η型通道薄膜晶体管120的漏极区123具有一宽度d。ρ型通道薄膜晶体管110的通道区112是以多晶硅(poly-Si)形成，而其源极区111以及漏极区113是以ρ型重掺杂半导体形成。η型通道薄膜晶体管120的通道区122是以多晶硅形成，而其源极区121以及漏极区123是以η型重掺杂半导体形成。η型通道薄膜晶体管120亦可具有一第一 η型轻掺杂区126以及一第二 η型轻掺杂区127，前述第一 η型轻掺杂区1 位于源极区121及通道区122之间，前述第二 η型轻掺杂区127位于通道区122以及漏极区123之间。此外，在前述η型通道薄膜晶体管120以及ρ型通道薄膜晶体管110各自的源极区、漏极区以及通道区形成之前，一缓冲层102可先形成于基板101之上。ρ型通道薄膜晶体管110的漏极区 113以及η型通道薄膜晶体管120的漏极区123可以相同的或不同的多晶硅或以其它种类的硅(例如非晶硅或微晶硅)形成。因此，ρ型通道薄膜晶体管110的漏极区113以及η型通道薄膜晶体管120的漏极区123基本上相互接触而形成一 ρη接面133。如此一来，一空乏区130因而立即形成，该空乏区130跨越ρη接面133且为一绝缘区，该空乏区130中移动电荷载子扩散漂离或被一电场驱离，而仅留下离子化的施体离子及受体离子杂质。空乏区130具有一宽度D。如图2 所示，该以η型重掺杂半导体形成的漏极区123具有比ρ型重掺杂半导体形成的漏极区113 更多的自由电子129。相对地，ρ型重掺杂的漏极区113具有比η型重掺杂的漏极区123更多的电洞119。于横跨ρη接面133的情形下，电子1 移动进入ρ型重掺杂的漏极区113， 而电洞119移动进入η型重掺杂的漏极区123。电子1 从η型重掺杂的漏极区123移动至P型重掺杂的漏极区113会留下一带正电的施体离子「+」于空乏区130的η端132，同样地，电洞119会留下带负电的受体离子「_」于空乏区130的ρ端131。在ρ型通道薄膜晶体管110及η型通道薄膜晶体管120各自的源极区111及121、 漏极区113及123以及通道区112及122之上，一第一绝缘层(亦称为栅绝缘层，GI) 104形成于其上并延伸至基板101之上。该闸绝缘层104是由绝缘材料形成，其包括但不限定于 SiNx, SiOx, or SiON。此外，ρ型通道薄膜晶体管110及η型通道薄膜晶体管120各具有一栅极层(或电极)114、124，各栅极层114、1Μ形成于该闸绝缘层104之上并各自与对应的通道区112、 122重迭。栅极层114、1Μ是由导电性材料形成，例如金属或合金。在栅极层114及IM之上，形成有一第二绝缘层106(又称为层间介电层 (interlayer dielectric layer，ILD))，第二绝缘层106并延伸于闸绝缘层104之上。具有相互分离的三部115、116以及125的导电层是形成于第二绝缘层106上，以作为P型通道薄膜晶体管110及η型通道薄膜晶体管120的源极电极和漏极电极。如图1 所示，导电层的第一部115及第二部125分别电性连接至源极区111以及源极区121以分别作为P型通道薄膜晶体管110及η型通道薄膜晶体管120的源极电极。类似于图5所示现有的模拟缓冲电路20，源极电极115及125与源极区111及121的电性连接是分别透过通孔118及通孔128实现。然而，导电层的第三部116被配置为ρ型通道薄膜晶体管110 及η型通道薄膜晶体管120的共同电极，并且透过一界定于空乏区130上的通孔117电性连接至P型通道薄膜晶体管110的漏极区113及η型通道薄膜晶体管120的漏极区123。如图1及图2所示的实施方式，通孔117具有一宽度D，宽度D大于空乏区130的宽度D1。因此，填进通孔117的共用漏极电极116的通孔部分横跨空乏区130，并基本上接触P型通道薄膜晶体管110的漏极区113以及η型通道薄膜晶体管120的漏极区123，而使P型通道薄膜晶体管110的漏极区113以及η型通道薄膜晶体管120的漏极区123透过共用漏极电极116的通孔部分电性连接。对于此种配置而言，ρ型通道薄膜晶体管110的漏极区113以及η型通道薄膜晶体管120的漏极区123的电性连接不需要使用互连层，因而可缩小模拟缓冲电路100的布局面积大小。例如，依据图1所示实施例的模拟缓冲电路 100具有宽度Wn = (wl+2d+w2)，其与图5所示的一般模拟缓冲电路20相比，宽度至少缩小了距离W。图3A至图3F图是透过基本CMOS制程来制作模拟缓冲电路100的方式。如图3A所示，该制程首先进行硅基板101的氧化，而在基板表面产生一相对较薄的缓冲层102，亦称为氧化硅层(或场氧化层)。接着，在上述薄的缓冲层102之上，沉积一多晶硅层。该多晶硅层被图案化(或蚀刻)以界定一第一部(通道区11 以及与第一部 (通道区112)分隔的一第二部(通道区122)。之后，如图:3B所示，铺设一光阻材料于多晶硅层的第一部(通道区112)上并暴露第二部(通道区12 以形成一第一光阻层142，第一光阻层142覆盖多晶硅层的第一部 (通道区112)，而通道的掺杂是施加于多晶硅层的第二部(通道区12 以界定出η型通道薄膜晶体管120的通道区122。接着如图3C所示，在该步骤之后，沉积光阻材料于多晶硅层的第二部(通道区 122)之上以形成第二光阻层144，第二光阻层144覆盖多晶硅层的第二部(通道区122)； 覆盖第一部(通道区11 的第一光阻层142被选择性地蚀刻以暴露区域111及113的多晶硅层的表面；以及将P型重掺杂半导体施加在暴露的区域111以及113，以界定ρ型通道薄膜晶体管110的漏极区113以及源极区111。之后，如图3D所示，分别自通道区112以及122上去除第一光阻层142以及第二光阻层144，并沉积一闸绝缘层104于其上。进一步，形成一金属层于栅绝缘层104之上，并将其图案化以界定出一第一栅极电极114以及一第二栅极电极124，其中第一栅极电极114 重迭对应的通道区112，第二栅极重迭对应的通道区122。此外，第三光阻层143以及第四光阻层145是分别沉积并覆盖第一栅极电极114以及第二栅极电极124。之后，η型重掺杂施加于围绕第二栅极电极124以及第四光阻层145未被覆盖的区域，以界定η型通道薄膜晶体管120的源极区121以及漏极区123。在这些步骤之后，空乏区130是形成于横跨ρ型通道薄膜晶体管110的ρ型重掺杂区域113以及η型通道薄膜晶体管120的η型重掺杂区域123两者间的ρη接面133。进一步，分别于第二栅极电极124以及第四光阻层145的左右两边进行侧边蚀刻，以分别暴露出其下的区域。随后，如图3Ε所示，于暴露出来的η型重掺杂区域施加η型轻掺杂，以界定出形成于源极区121以及通道区122之间的一第一 η型轻掺杂区域126，并界定出形成于η型通道薄膜晶体管120的通道区122以及漏极区123之间的一第二 η型轻掺杂区域127。
接着，如图3F所示，自栅极电极114以及IM移除第三光阻层143及第四光阻层 145，并随后沉积一层层间介电层105于栅极电极114以及IM之上。层间介电层105延伸并覆盖栅绝缘层104。之后，对层间介电层105进行图案化，以界定出多个连接通孔117、 118以及128，其中通孔118及1 分别形成在ρ型通道薄膜晶体管110的源极区111以及 η型通道薄膜晶体管120的源极区121之上。通孔117形成在空乏区130的上并具有一大于空乏区的宽度。换句话说，P型通道薄膜晶体管110的漏极区113以及η型通道薄膜晶体管120的漏极区123至少部分被暴露出来。在这些步骤之后，在其上进行溅镀(sputtering deposition, SD)以形成源极电极115和125以及漏极电极116。源极电极115以及125分别透过通孔118以及128电性连接至ρ型通道薄膜晶体管110的源极区111以及η型通道薄膜晶体管120的源极区121，漏极电极116透过通孔117电性连接至ρ型通道薄膜晶体管 110的漏极区113以及η型通道薄膜晶体管120的漏极区123。依照本发明另一实施例，模拟缓冲电路可包含一图样层、一第一绝缘层、一第一导
电层、一第二绝缘层以及一第二导电层。图样层形成于一基板上，且具有一第一 ρ型重掺杂区、一第二 ρ型重掺杂区、形成于第一 P型重掺杂区及第二 P型重掺杂区之间的P型通道区、一第一 η型重掺杂区、一第二 η型重掺杂区、形成于第一 η型重掺杂区及第二 η型重掺杂区之间的η型通道区，其中第二 P型重掺杂区及第一 η型重掺杂区基本上相互接触而界定出一空乏区于第二 ρ型重掺杂区与第一 η型重掺杂区接触的接面。此外，第一绝缘层形成于基板上，并覆盖图样层。第一导电层具有彼此相距的第一部及第二部，第一导电层形成于第一绝缘层上，使得第一部及第二部各自覆盖P型通道区及η型通道区。其次，第二绝缘层形成于第一绝缘层上且覆盖第一导电层。第二导电层具有彼此相距的第一部、第二部及第三部，第二导电层形成于第二绝缘层上，其中第一部及第二部分别电性连接至第一 P型重掺杂区及第二 η型重掺杂区，且第三部透过界定于空乏区上的一通孔电性连接至第二 P型重掺杂区以及第一 η型重掺杂区。第一 ρ型重掺杂区及第二 ρ型重掺杂区、ρ型通道区、第一导电层的第一部以及第二导电层的第一部和第三部构成一 P型通道薄膜晶体管，而第一 η型重掺杂区及第二 η型重掺杂区、η型通道区、第一导电层的第二部以及第二导电层的第二部和第三部则构成一 η 型通道薄膜晶体管。在本发明一实施例中，各ρ型通道区以及各η型通道区是以多晶硅形成。在本发明另一实施例中，上述图样层进一步具有一第一 η型轻掺杂区以及一第二 η型轻掺杂区，第一 η型轻掺杂区形成于第一 η型重掺杂区及η型通道区之间，第二 η型轻掺杂区形成于η型通道区及第二 η型轻掺杂区之间。在本发明又一实施例中，上述通孔具有大于空乏区的一宽度，使得第二导电层的第三部横跨空乏区，且与第二 P型重掺杂区及第一 η型重掺杂区基本上相互接触。由上述本发明实施方式可知，应用上述利用共用漏极电极以连接ρ型通道薄膜晶体管以及η型通道薄膜晶体管的模拟缓冲电路，可因而缩小在显示面板上使用的模拟缓冲电路的布局面积。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟
11悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种模拟缓冲电路，包括一P型通道薄膜晶体管以及一 η型通道薄膜晶体管，其特征在于，该P型通道薄膜晶体管及该η型通道薄膜晶体管中每一者均包含一源极区及一漏极区，两者间界定出一通道区，该源极区及漏极区形成于一基板上，使该P型通道薄膜晶体管的该漏极区及该η型通道薄膜晶体管的该漏极区相互接触，而界定出一空乏区于该P型通道薄膜晶体管的该漏极区与该η型通道薄膜晶体管的该漏极区接触的一接面；一第一绝缘层，形成于该基板上并覆盖对应的该源极区、该漏极区以及该通道区； 一栅极层，形成于该第一绝缘层上，并覆盖对应的该通道区； 一第二绝缘层，形成于该第一绝缘层上，并覆盖对应的该栅极层； 一源极电极，形成于该第二绝缘层上且电性连接至对应的该源极区；以及一共用漏极电极，形成于该第二绝缘层上而使该共用漏极电极透过一界定于该空乏区之上的通孔，电性连接至该P型通道薄膜晶体管的该漏极区及该η型通道薄膜晶体管的该漏极区。
2.根据权利要求1所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管及该η型通道薄膜晶体管各自的该通道区是以多晶硅形成。
3.根据权利要求2所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管的该源极区及该漏极区是以P型重掺杂半导体形成，该η型通道薄膜晶体管的该源极区及该漏极区是以η型重掺杂半导体形成。
4.根据权利要求3所述的模拟缓冲电路，其特征在于，该η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，该第一 η型轻掺杂区形成于该源极区及该通道区之间，该第二 η型轻掺杂区形成于该通道区及该漏极区之间。
5.根据权利要求3所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区的间的接面包含一 ρη接面。
6.根据权利要求1所述的模拟缓冲电路，其特征在于，该通孔具有一大于该空乏区的宽度，使得该共用漏极电极横跨该空乏区且与该P型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区接触。
7.一种模拟缓冲电路，包括一ρ型通道薄膜晶体管以及一 η型通道薄膜晶体管，其特征在于，该P型通道薄膜晶体管及该η型通道薄膜晶体管中每一者均包含一源极区及一漏极区，两者间界定出一通道区，该源极区及漏极区形成于一基板上，使该P型通道薄膜晶体管及该η型通道薄膜晶体管的漏极区相互接触，而界定出一空乏区于该P型通道薄膜晶体管的该漏极区与该η型通道薄膜晶体管的该漏极区接触的一接面； 一栅极层，形成于对应的该通道区之上，并与对应的该通道区绝缘隔离； 一源极电极，与该栅极层绝缘隔离，并电性连接至对应的该源极区；以及一共用漏极电极，与该栅极层及该源极电极绝缘隔离，并透过一界定于该空乏区之上的通孔，电性连接至该P型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区。
8.根据权利要求7所述的模拟缓冲电路，其特征在于，进一步包含一第一绝缘层，形成于该基板上并覆盖该P型通道薄膜晶体管及该η型通道薄膜晶体管各自的该源极区、该漏极区以及该通道区。
9.根据权利要求8所述的模拟缓冲电路，其特征在于，进一步包含一第二绝缘层，形成于该第一绝缘层上且覆盖该P型通道薄膜晶体管的该栅极层及该η型通道薄膜晶体管的该栅极层。
10.根据权利要求7所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管及该η 型通道薄膜晶体管各自的该通道区是以多晶硅形成。
11.根据权利要求10所述的模拟缓冲电路，其特征在于，该P型通道薄膜晶体管的该源极区及该漏极区是以P型重掺杂半导体形成，该η型通道薄膜晶体管的该源极区及该漏极区是以η型重掺杂型半导体形成。
12.根据权利要求11所述的模拟缓冲电路，其特征在于，该η型通道薄膜晶体管进一步包含一第一 η型轻掺杂区以及一第二 η型轻掺杂区，其中该第一 η型轻掺杂区形成于该源极区及该通道区之间，该第二 η型轻掺杂区形成于该通道区及该漏极区之间。
13.根据权利要求11所述的模拟缓冲电路，其特征在于，该ρ型通道薄膜晶体管的漏极及该η型通道薄膜晶体管的漏极之间的接面包含一 ρη接面。
14.根据权利要求7所述的模拟缓冲电路，其特征在于，该通孔具有一大于该空乏区的宽度，使得该共用漏极电极横跨该空乏区且与该P型通道薄膜晶体管的漏极区及该η型通道薄膜晶体管的漏极区基本相互接触。
15.一种模拟缓冲电路，其特征在于，包括一图样层，形成于一基板上，其中该图样层具有一第一 P型重掺杂区、一第二 P型重掺杂区、一形成于该第一 P型重掺杂区及该第二 P型重掺杂区之间的P型通道区、一第一 η型重掺杂区、一第二 η型重掺杂区、一形成于该第一 η型重掺杂区及该第二 η型重掺杂区之间的η型通道区，其中该第二 P型重掺杂区及该第一 η型重掺杂区相互接触而界定出一空乏区于该第二 P型重掺杂区与该第一 η型重掺杂区接触的一接面；一第一绝缘层，形成于该基板上并覆盖该图样层；一第一导电层，具有彼此相距的一第一部及一第二部，该第一导电层形成于该第一绝缘层上，而使该第一部及该第二部分别覆盖该P型通道区及该η型通道区；一第二绝缘层，形成于该第一绝缘层上且覆盖该第一导电层；一第二导电层，具有彼此相距的一第一部、一第二部及一第三部，该第二导电层形成于该第二绝缘层上，其中该第一部及该第二部分别电性连接至该第一 P型重掺杂区及该第二 η型重掺杂区，且该第三部透过界定于该空乏区上的一通孔电性连接至该第二 ρ型重掺杂区以及该第一η型重掺杂区；其中该第一及第二 P型重掺杂区、该P型通道区、该第一导电层的该第一部以及该第二导电层的该第一部及该第三部构成一 P型通道薄膜晶体管，且该第一及第二 η型重掺杂区、 该η型通道区、该第一导电层的该第二部以及该第二导电层的该第二部及该第三部构成一 η型通道薄膜晶体管。
16.根据权利要求15所述的模拟缓冲电路，其特征在于，各该ρ型通道区以及各该η型通道区是以多晶硅形成。
17.根据权利要求16所述的模拟缓冲电路，其特征在于，该图样层进一步具有一第一η 型轻掺杂区以及一第二 η型轻掺杂区，该第一 η型轻掺杂区形成于该第一 η型重掺杂区及该η型通道区之间，该第二 η型轻掺杂区形成于该η型通道区及该第二 η型轻掺杂区之间。
18.根据权利要求15所述的模拟缓冲电路，其特征在于，该通孔具有一大于该空乏区的宽度，使得该第二导电层的该第三部横跨该空乏区且与该第二P型重掺杂区及该第一η 型重掺杂区相互接触。
全文摘要
本发明公开了一种模拟缓冲电路，包含p型及n型通道薄膜晶体管。p型通道薄膜晶体管以及n型通道薄膜晶体管各包含源极区、漏极区、栅极层、源极电极以及共用漏极电极，其中源极区以及漏极区两者中间界定了一通道区，p型通道薄膜晶体管以及n型通道薄膜晶体管各自的漏极区基本上彼此相互接触，栅极层形成并绝缘隔离于前述对应的通道区上，源极电极与栅极层绝缘隔离并电性连接至对应的源极区，共用漏极电极与栅极层以及源极电极绝缘隔离并透过界定于空乏区上的通孔电性连接至p型通道薄膜晶体管以及n型通道薄膜晶体管两者的漏极区。
文档编号H01L27/02GK102263101SQ20111010472
公开日2011年11月30日 申请日期2011年4月22日 优先权日2010年11月3日
发明者丁友信, 傅春霖, 卢朝文, 徐伟钧, 林男颖, 陈沛桦 申请人:友达光电股份有限公司