专利名称：具有减小的寄生电容的体接触晶体管的利记博彩app
技术领域：
本发明涉及一种半导体结构及制造该半导体结构的方法。更特别地，本发明涉及具有减小的寄生栅极电容的体接触绝缘体上半导体(SOI)含金属栅极的晶体管及制造这种晶体管的方法。
背景技术：
传统的晶体管具有被中间体区域分开的源极区域和漏极区域。所有这些区域都是平面的，而且晶体管的操作是由栅极控制的。体区域是可以从其发生电子空穴对生成从而允许电流在栅极下面的漏极区域与源极区域之间载送的一个区域。通过接触体区域，可以施加改变晶体管导通的电压的电荷。这常常被称为阈值电压调整，因为器件的导通电压是利用这种技术调整的。
绝缘体上半导体(SOI)技术采用一层半导体材料，一般是硅，来覆盖支撑晶片上的绝缘层。一般来说，SOI结构在结晶硅衬底上在硅氧化物掩埋层上包括结晶硅薄膜。SOI技术使得某些性能优点成为可能，例如象寄生电容的减小，这在半导体工业中是有用的。在非SOI晶体管中，体区域是自动接触的，因为它构成所有器件位于其上的同一半导体晶片的一部分，而且，或者经与芯片背面的接触而接地，使得所有器件的体区域都接地，或者经N阱绑定到电源。然而，在SOI晶片中，晶体管的体区域与任何可以通过掩埋的绝缘层单独地连接到晶片的器件都分开。其中体区域不连接到任何东西的SOI技术，例如悬浮的体器件，可能遭受磁滞问题；体区域保持充电，来自晶体管上一次使用的一些电气属性干扰该器件的后续使用。SOI技术中体接触的使用解决了这个问题，而且还给出了其它机会。例如，体接触允许阈值电压改变，使得对于低功率应用可以减小备用功率。SOI技术中的体接触通常是通过在扩散上创建T-形结构进行的，由此创建了三个不同的区域源极区域、漏极区域和体接触区域。这种方法会导致性能降低，因为它在传统的半导体器件上产生了大大增加的栅极电容，这常常导致非常差的性能。因此，需要一种SOI工艺中的体接触，这种体接触允许精确控制体电势但不会导致源于高栅极电容的差的性能。对体接触SOI器件的这种寄生电容问题的一种现有技术解决方案是隔离晶体管的有源区域和体接触区域。减小体接触SOI器件的栅极上的寄生电容的另一种现有技术方法是在体区域下面使用更厚的栅极氧化物或者在体区域注入卤素。
发明内容
本发明提供了一种体接触绝缘体上半导体(SOI)含金属栅极的晶体管，所述晶体管具有减小的寄生栅极电容。在本发明中，栅极叠层的金属部分在SOI衬底的体接触区域之上除去，并且形成接触SOI衬底的体接触区域中的栅极电介质的含硅材料。这造成体接触区域上有效栅极电介质厚度的增加大于5埃(A )。这导致在体接触区域较低的寄生电容。在有些实施方式中，利用本申请的方法可以获得大于30%，更一般地是大于35%，的寄生电容减小。用于形成体接触SOI含金属栅极的晶体管的方法可以容易地集成到现有的金属栅极流中，其中所述晶体管在体接触区域具有减小的寄生电容。而且，该方法还提供了体接触SOI含金属栅极的晶体管的寄生栅极电容的可控减小。在本发明的一方面，提供了一种半导体结构，这种半导体结构包括体接触SOI含金属栅极的晶 体管。所述半导体结构包括绝缘体上半导体衬底，该衬底自下而上包括下半导体层、掩埋绝缘体层和上半导体层。SOI衬底的上半导体层包括位于其中的至少一个器件区域和至少一个体接触区域。第一材料叠层位于所述至少一个器件区域中，并且自下而上包括栅极电介质、金属栅极和掺杂含硅层。第二材料叠层位于所述至少一个体接触区域中，并且包括所述第一材料叠层的栅极电介质位于上半导体层的上表面上的一部分，及所述第一材料叠层的掺杂含硅材料的与栅极电介质位于至少一个体接触区域中的所述部分的上表面直接接触的部分。具体而言，提供了包括绝缘体上半导体衬底的半导体结构，所述衬底自下而上包括下半导体层、掩埋绝缘体层和上半导体层，所述上半导体层具有位于其中的至少一个器件区域和至少一个体接触区域。晶体管位于所述至少一个器件区域中。所述晶体管自下而上包括栅极电介质、金属栅极和掺杂含硅层。不包括金属栅极的材料叠层位于所述至少一个体接触区域中。该材料叠层包括晶体管的栅极电介质位于上半导体层的上表面上的一部分，及晶体管的掺杂含硅材料的与栅极电介质位于至少一个体接触区域中的所述部分的上表面直接接触的部分。在本发明的另一方面，提供了制造以上所提到的半导体结构的方法。所述方法包括提供绝缘体上半导体(SOI)衬底，该衬底自下而上包括下半导体层、掩埋绝缘体层和上半导体层。所述上半导体层具有位于其中的至少一个器件区域和至少一个体接触区域。在所述至少一个器件区域和至少一个体接触区域中形成栅极叠层。该栅极叠层自下而上包括栅极电介质和金属栅极。在所述至少一个器件区域中的金属栅极顶上形成构图掩模，同时使所述至少一个体接触区域中的金属栅极暴露。从所述至少一个体接触区域中除去暴露的金属栅极，从而暴露所述至少一个体接触区域中的栅极电介质的上表面。在所述至少一个器件区域中和至少一个体接触区域中形成掺杂含硅材料，其中所述至少一个器件区域中的掺杂含硅材料的第一部分在金属栅极的顶上，而且其中，所述至少一个体接触区域中含硅材料的第二部分直接接触栅极电介质的暴露的表面。
图I是(通过截面图)例示可以在本发明一种实施方式中采用的初始结构的图形表示。图2是(通过截面图)例示在初始结构的表面上形成包括栅极电介质和金属栅极的栅极叠层之后的图I的结构的图形表示。图3是(通过截面图)例示在栅极叠层的一部分上形成构图掩模之后的图2的结构的图形表示。图4是(通过截面图)例示在除去金属栅极不受构图掩模保护的暴露部分之后的图3的结构的图形表示。
图5是(通过截面图)例示在其上形成含硅材料之后的图4的结构的图形表示。
具体实施例方式在以下描述中，为了提供对本发明一些方面的理解，阐述了众多特定细节，例如特定的结构、部件、材料、尺寸、处理步骤与技术。然而，本领域普通技术人员将认识到，本发明没有这些具体的细节也可以实践。在其它实例中，为了避免模糊本发明，众所周知的结构或处理步骤没有具体描述。将理解，当提到例如层、区域或衬底的一个元素在另一个元素“上面”或者“之上”时，它可以直接在所述另一个元素上面或者可以存在中间元素。相反，当提到一个元素“直接”在另一个元素“上面”或者“之上”时，不存在中间元素。还将理解，当提到一个元素在另一个元素“之下”或者“下面”时，它可以直接在所述另一个元素下面或者可以存在中间元素。相反，当提到一个元素“直接”在另一个元素“之下”或者“下面”时，不存在中间元素。现在通过参考以下讨论及附图更具体地描述本发明的实施方式。以下更具体参考的本申请的附图是为了例示的目的而提供的，因此没有按比例绘制。 如上所述，本发明提供了一种体接触绝缘体上半导体(SOI)含金属栅极的晶体管及制造该晶体管的方法，所述晶体管具有减小的寄生栅极电容。首先参考图1，该图例示了可以在本申请一种实施方式中采用的初始结构10。初始结构10包括绝缘体上半导体(SOI)衬底12，该衬底12已经处理成在SOI衬底12的上半导体层18中包括至少一个隔离区域20。可以称为SOI层的上半导体层18位于掩埋绝缘体层16的上表面上。掩埋绝缘体层16位于下半导体层14的上表面上，其中下半导体层14也可以称为基材衬底(handlesubstrate)。除了包括至少一个沟槽隔离区域20之外，SOI衬底12还在上半导体层18内包括晶体管区域22和体接触区域24。图I中所例示的初始结构10是由本领域技术人员众所周知的材料组成的。同样，初始结构10是利用本领域技术人员众所周知的技术制造的。关于SOI衬底12，SOI衬底12可以利用层转移工艺形成，其中采用接合工艺把两个晶片接合到一起，其中所述晶片中的至少一个包括掩埋绝缘体层。接合是通过使两个晶片彼此密切接触、可选地施加外力、然后在能够把两个晶片接合到一起的条件下加热两个接触的晶片而实现的。加热步骤的温度可以变化。在一种实施方式中，加热步骤的温度是200° C到1050° C。其它的接合温度也可以使用，只要该温度能够把两个晶片接合到一起就可以。在本发明的有些实施方式中，可以利用本领域技术人员众所周知的技术除去所接合的晶片的一些材料层。可以用于形成SOI衬底12的另一种技术是称为SIMOX (氧离子注入隔离)的离子注入工艺。在这种工艺中，首先将离子注入到大块的半导体晶片中，以在晶片中形成受损区域。利用加热步骤把该受损区域转变成掩埋电介质层。用于这种离子注入工艺的条件是本领域技术人员众所周知的，因此在这里不再提供。SOI衬底12的下半导体层14包括第一半导体材料，所述材料可以选自，但不限于，娃、锗、硅-锗合金、硅碳合金、硅-锗-碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料及其它化合物半导体材料。另外，下半导体层14的半导体材料还可以是单晶体，即，外延半导体材料。例如，下半导体层14可以是单晶硅材料。下半导体层14的全部或者部分可以被掺杂，以便提供至少一个全面或局部导电的区域(未示出)，该导电区域位于下半导体层14与掩埋绝缘体层16之间的界面下面。下半导体层14的掺杂区域中的掺杂物浓度可以针对器件性能进行优化。SOI衬底12的下半导体层14的厚度可以变化而且对本发明不重要。一般来说，下半导体层14的厚度是50微米到I毫米。SOI衬底12的掩埋绝缘体层16是电介质材料层，例如氧化物半导体、氮化物半导体、氧氮化物半导体或者其多层叠层。在本发明的一种实施方式中，SOI衬底12的掩埋绝缘体层16是由掩埋氧化物半导体组成的，例如象硅氧化物。如所例示的，掩埋绝缘体层16的下表面位于半导体层14的上表面上。掩埋绝缘体层16 —般具有IOnm至IOOnm的厚度，其中20nm至40nm的厚度是更典型的。掩埋绝缘体层16的厚度可以是均匀的，跨衬底没有或者只有很小的厚度变化。掩埋绝缘体层16可以是连续的或者可以是构图的。SOI衬底12的上半导体层18包括第二半导体材料，所述材料可以选自以上针对下半导体层14所提到的半导体材料中的一种。在一种实施方式中，上半导体层18由与下半导体层14不同的半导体材料组成。在又一种实施方式中，上和下半导体层是由相同的半导体材料组成的。在需要的时候，上半导体材料层18的全部或者部分可以局部地或者全面地利用P-型和/或η-型掺杂剂进行掺杂。如所例示的，上半导体材料层18的下表面位于掩埋绝缘体层16的上表面上。上半导体材料层18的厚度可以是IOnm到50nm，尽管还可以采用更小或更大的厚度。在提供SOI衬底12之后，至少一个沟槽隔离区域20形成到SOI衬底12当中，一般是贯通上半导体层18并在掩埋绝缘体层16的上表面上停止。至少一个沟槽隔离区域20可以通过在SOI衬底12中利用光刻和蚀刻形成沟槽来形成。然后，用沟槽电介质材料填充沟槽。在沟槽填充之前，可以在沟槽中形成可选的衬里，而且可以执行可选的致密(densification)步骤,来压实沟槽电介质材料。一般执行平坦化工艺来除去超出沟槽的上表面的沟槽电介质材料。在有些实施方式中，至少一个沟槽隔离区域20的上表面与上半导体层18的上表面共面。在还有其它实施方式中，至少一个沟槽隔离区域20的上表面可以比上半导体层18的上表面稍高或者稍低。如以上所提到的，上半导体层18包括可以在其中形成至少一个晶体管的至少一个器件区域22及至少一个体接触区域24。术语“体接触区域”在本申请中用于指可以接触器件主体的区域。至少一个器件区域22和至少一个体接触区域24可以如以上所指示的那样掺杂。现在参考图2，例示了在其上暴露表面上形成栅极叠层26之后的图I的初始结构。栅极叠层26自下而上包括栅极电介质28和金属栅极30。在栅极叠层26中也可以有其它的材料层，例如阈值电压调整材料层。栅极叠层26的栅极电介质28包括任何栅极绝缘材料，包括例如氧化物、氮化物、氧氮化物或者其多层叠层。在本发明的一种实施方式中，栅极电介质28是氧化物半导体、氮化物半导体或者氧氮化物半导体。在本发明的另一种实施方式中，栅极电介质28包括介电金属氧化物，其具有比硅氧化物的介电常数(例如，3. 9)大的介电常数。一般来说，所采用的栅极电介质28具有大于4. O的介电常数，大于8. O的介电常数是更典型的。这种介电 材料在这里称为高k电介质。示例性的高k电介质包括，但不限于，Hf02、Zr02、La203、Al203、TiO2, SrTiO3> LaAlO3' Y203、HfOxNy' ZrOxNy、La2OxNy' Al2OxNy' TiOxNy' SrTiOxNy、LaAIOxNy、Y2OxNy'其硅酸盐及其合金。这些高k材料的多层叠层也可以用作栅极电介质28。每个X值独立地从O. 5至3，而每个y值独立地从O至2。栅极电介质28的厚度可以依赖用于形成该电介质的技术而变。一般来说，栅极电介质28具有Inm至20nm的厚度,其中，2nm至IOnm的厚度是更典型的。当高k栅极电介质用作栅极电介质28时，该高k栅极电介质可以具有大约，或者小于，Inm的有效氧化物厚度。栅极电介质28可以通过本领域中众所周知的方法形成。在本发明的一种实施方式中，栅极电介质28可以通过沉积工艺形成，例如象化学汽相沉积(CVD)、物理汽相沉积(PVD )、分子束沉积(MBD )、脉冲激光沉积(PLD )、液态源雾化化学沉积(LSMCD )和原子层沉积(ALD)。作为替代，栅极电介质28可以通过热处理形成，例如像热氧化和/或热氮化。依赖用于形成栅极电介质28的技术，栅极电介质28可以延伸到至少一个沟槽隔离区域20的上表面上并横跨其，并出现在区域22和24中。作为替代，并且如图2中所例 示的，栅极电介质28只在区域22和24中在上半导体层18的上表面上形成。该另选实施方式一般是在使用热处理形成栅极电介质28时实现的。金属栅极30形成在栅极电介质28顶上，并且，可选地当至少一个沟槽隔离区域20的上表面上不存在栅极电介质时，形成在沟槽隔离区域的沟槽电介质顶上。金属栅极30包括元素金属(例如，钨、钛、钽、铝、镍、钌、钯和钼)、至少一种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)及其多层。在一种实施方式中，金属栅极是由元素金属组成的。金属栅极30可以利用传统的沉积工艺形成，包括例如化学汽相沉积(CVD)、等离子增强化学汽相沉积(PECVD)、蒸发、物理汽相沉积(PVD)、溅射、化学溶液沉积、原子层沉积(ALD)及其它类似的沉积工艺。当形成金属硅化物时，采用传统的硅化处理。所沉积的金属栅极30 —般具有IOnm至IOOnm的厚度,其中，20nm至50nm的厚度甚至是更典型的。现在参考图3，例示了在栅极叠层26位于至少一个器件区域22中的部分上形成构图掩模32之后的图2的结构。构图掩模32保护至少一个器件区域22中的栅极叠层26，同时使至少一个沟槽隔离区域20之上和至少一个体接触区域24中的栅极叠层26暴露。构图掩模32可以由硬掩模、光刻胶或者其组合组成。在其中构图掩模32由硬掩模组成的实施方式中，硬掩模可以包括任何传统的硬掩模材料，包括但不限于娃氧化物和/或娃氮化物。当构图掩模32由光刻胶组成时，任何可以充当块掩模的传统光刻胶材料都可以在本发明中采用。在有些实施方式中，使用硬掩模作为掩模材料是优选的。构图掩模32可以通过本领域技术人员众所周知的技术形成。在一种实施方式中，构图掩模32可以通过跨金属栅极30的上表面毯式沉积一层掩模材料来形成。对掩模材料层的沉积包括任何已知的沉积工艺，例如象化学汽相沉积(CVD)、等离子增强化学汽相沉积(PECVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、化学溶液沉积和旋涂。在有些实施方式中，例如氧化和/或氮化的热生长技术可以用于形成毯层掩模材料。在沉积之后，毯层掩模材料被构图成构图掩模32。构图可以包括单独的光刻或者组合的光刻与蚀刻工艺。单独的光刻一般在构图掩模32只包括光刻胶时采用。当构图掩模32包括硬掩模材料时，一般采用组合的光刻与蚀刻。术语“光刻”在这里用于指把光刻胶材料暴露给期望的辐射图案并且随后显影暴露的光刻胶材料的工艺。在构图毯层第一块掩模材料中所使用的蚀刻步骤包括干蚀刻、湿蚀刻或者干蚀刻与湿蚀刻的组合。干蚀刻包括反应离子蚀刻(RIE )、等离子蚀刻、离子束蚀刻和激光烧蚀中的一种。湿蚀刻包括化学蚀刻剂的使用。构图掩模32的厚度可以依赖所采用的掩模材料的类型、构图掩模32中的层数及其形成过程中所采用的沉积技术而变。一般来说，构图掩模32具有3nm至300nm的厚度，其中，IOnm至150nm的厚度是更典型的。现在参考图4，例示了在除去金属栅极30不受构图掩模32保护的部分之后的图3的结构。即，图4例示了在从至少一个沟槽隔离区域20顶上和至少一个体接触区域24中的栅极电介质28顶上除去金属栅极30而维持至少一个器件区域22中的金属栅极30之后的结构。对金属栅极30的暴露部分的去除是利用传统的蚀刻工艺执行的，包括干蚀刻和/或湿蚀刻。构图掩模32充当蚀刻掩模。当在除去金属栅极30的暴露部分中采用干蚀刻时，干蚀刻包括反应离子蚀刻、等离子蚀刻、离子束蚀刻或者激光烧蚀。当采用湿蚀刻时，采用化学蚀刻剂。蚀刻工艺对构图掩模32、下层的栅极电介质28和可选地下层的沟槽隔离区域 20有选择地除去金属栅极30的暴露部分。构图掩模32 —般，但不必总是，在选择性地除去暴露的金属栅极30之后从结构除去。构图掩模32的去除可以利用传统的工艺执行，例如但不限于光刻胶剥离、湿蚀刻、化学机械抛光(CMP)、研磨或者CMP与研磨的组合。在有些实施方式中，构图掩模32可以保留在结构中。参考图5,例不了在除去构图掩模32并在所有暴露表面上形成导电的含娃材料34之后的图4的结构。构图掩模32是如上所述除去的。所形成的含硅材料34可以包括包含掺杂的硅的非晶或者多晶材料。可以在本发明中使用的含硅材料的例子包括Si和/或SiGe0含硅材料34可以利用例如离子注入或者气相掺杂在材料沉积过程中原位(in-situ)掺杂或者在沉积之后易位(ex-situ)掺杂。尽管如此，当发生含硅材料34的掺杂时，含硅材料34的沉积可以包括，但不限于，CVD、PECVD、蒸发、化学溶液沉积和PVD。应当指出，如果从上往下看的话，本发明的方法提供了 T-形栅极。尽管没有描述和例示，但是以上所述的方法还可以包括进一步的FET处理步骤，包括但不限于，延伸区域的形成、围绕FET栅极叠层的间隔体形成、源极/漏极区域形成及至少每个源极/漏极区域顶上金属半导体合金触点的形成。在本发明的有些实施方式中，金属半导体合金触点可以形成在至少一个器件区域中的栅极叠层顶上。这些FET处理步骤一般，但不必总是，在形成图5所示的结构之后发生。延伸区域是利用任何已知的延伸离子注入工艺形成的。在延伸离子注入后，可以采用退火来激活注入的延伸离子。间隔体是在蚀刻之后利用任何已知的工艺(包括沉积间隔体材料)形成的。典型的间隔体材料包括氧化物和/或氮化物。在形成间隔体之后，在每个构图的栅极叠层的覆盖区，源极/漏极区域形成到衬底的上暴露表面中。源极/漏极区域是在退火之后利用源极/漏极离子注入工艺形成的。金属半导体合金触点是利用任何能够在半导体材料顶上形成金属半导体合金的工艺形成的。在本发明的一种实施方式中，金属半导体合金触点是利用硅化工艺形成的。硅化工艺可以自对准到间隔体的外边缘。硅化工艺包括形成在与半导体材料发生反应时能够形成金属半导体合金的金属。用于形成金属半导体合金触点的金属可以包括，但不限于，钽、钛、钨、钌、钴、镍、钼或者那些金属的任何合适组合。例如钛氮化物或者钽氮化物的扩散阻挡物可以在金属顶上形成。执行造成金属与下层的半导体材料之间反应的退火，从而形成金属半导体合金区域。一般来说，退火是在至少250° C或以上的温度下执行的。可以使用单个退火步骤或者多个退火步骤。任何非反应性金属和可选的扩散阻挡物在执行退火之后除去。尽管本发明已经关于其优选实施方式特定地示出并进行了描述，但是，本领域技术人员将理解，在不背离本发明主旨与范围的情况下，可以进行形式与细节的上述及其它变化。因此，本发明不是要限定到所描述和例示的确切形式与细节，而是属于所附权利要求的范围之内。工业适用性
本发明在结合到集成电路芯片中的高性能半导体场效应晶体管(FET)器件的设计与制造中具有工业适用性，其中集成电路芯片可以应用于广泛多种的电子和电气装置中。
权利要求
1.一种半导体结构,包括 绝缘体上半导体衬底(12)，包括半导体层，该半导体层具有位于其中的至少一个器件区域(22)和至少一个体接触区域(24)； 第一材料叠层，位于所述至少一个器件区域(22)中，所述第一材料叠层自下而上包括栅极电介质(28)、金属栅极(30)和掺杂含娃层；及 第二材料叠层，位于所述至少一个体接触区域(24)中，所述第二材料叠层包括所述第一材料叠层的所述栅极电介质位于所述半导体层(18)的上表面上的一部分，及所述第一材料叠层的所述掺杂含硅层(34)的与所述栅极电介质位于所述至少一个体接触区域(24)中的所述部分的上表面直接接触的部分。
2.如权利要求I所述的半导体结构，还包括位于所述绝缘体上半导体衬底的所述半导体层中的至少一个隔离区域，其中所述掺杂含硅材料的另一部分位于所述至少一个隔离区域的顶上。
3.如权利要求I所述的半导体结构，其中所述栅极电介质包括选自氧化物、氮化物、氧氮化物及其多层叠层的栅极绝缘材料。
4.如权利要求I所述的半导体结构，其中所述金属栅极包括元素金属、至少一种元素金属的合金、兀素金属氮化物、兀素金属娃化物或者其多层。
5.如权利要求I所述的半导体结构，其中所述掺杂含硅材料是非晶的或者多晶的。
6.如权利要求I所述的半导体结构，其中所述掺杂含硅材料包括硅或者硅锗。
7.如权利要求I所述的半导体结构，其中所述绝缘体上半导体衬底的所述半导体层是掺杂的。
8.—种半导体结构,包括 绝缘体上半导体衬底(12)，包括半导体层，该半导体层具有位于其中的至少一个器件区域(22)和至少一个体接触区域(24)； 晶体管，位于所述至少一个器件区域中，所述晶体管自下而上包括栅极电介质(28)、金属栅极(30)和掺杂含娃层；及 材料叠层，位于所述至少一个体接触区域中，所述材料叠层包括所述晶体管的所述栅极电介质位于所述半导体层(18)的上表面上的一部分，及所述晶体管的所述掺杂含硅层(34)的与所述栅极电介质位于所述至少一个体接触区域中的所述部分的上表面直接接触的部分。
9.如权利要求8所述的半导体结构，还包括位于所述绝缘体上半导体衬底的所述半导体层中的至少一个隔离区域，其中所述含硅材料的另一部分位于所述至少一个隔离区域的顶上。
10.如权利要求8所述的半导体结构，其中所述栅极电介质包括选自氧化物、氮化物、氧氮化物及其多层叠层的栅极绝缘材料。
11.如权利要求8所述的半导体结构，其中所述金属栅极包括元素金属、至少一种元素金属的合金、兀素金属氮化物、兀素金属娃化物或者其多层。
12.如权利要求8所述的半导体结构，其中所述掺杂含硅材料是非晶的或者多晶的。
13.如权利要求8所述的半导体结构，其中所述掺杂含硅材料包括硅或者硅锗。
14.如权利要求8所述的半导体结构，其中所述绝缘体上半导体衬底的所述半导体层是掺杂的。
15.一种用于制造半导体结构的方法，包括 提供绝缘体上半导体(SOI)衬底(12)，该衬底包括半导体层，该半导体层具有位于其中的至少一个器件区域(22)和至少一个体接触区域(24); 在所述至少一个器件区域和所述至少一个体接触区域中形成栅极叠层(26)，其中所述栅极叠层自下而上包括栅极电介质(28)和金属栅极(30)； 在所述至少一个器件区域中的金属栅极顶上形成构图掩模(32)，同时使所述至少一个体接触区域中的金属栅极暴露； 从所述至少一个体接触区域中除去暴露的金属栅极，从而暴露所述栅极电介质的上表面；及 在所述至少一个器件区域和所述至少一个体接触区域中形成掺杂含硅材料(34)，其中所述至少一个器件区域中的所述掺杂含硅材料的第一部分在所述金属栅极顶上，而且其中，所述至少一个体接触区域中的所述掺杂含硅材料的第二部分直接接触所述栅极电介质的暴露表面。
16.如权利要求15所述的方法，其中所述提供SOI衬底包括层转移工艺或者离子注入工艺。
17.如权利要求15所述的方法，其中所述提供SOI衬底还包括在所述半导体层中形成至少一个沟槽隔离部。
18.如权利要求15所述的方法，其中所述构图掩模(32)是通过沉积掩模材料、光刻和可选的蚀刻形成的。
19.如权利要求15所述的方法，其中所述除去暴露的金属栅极包括对所述构图掩模和下层的电介质或绝缘材料有选择地除去所述金属栅极的蚀刻处理。
20.如权利要求19所述的方法，其中所述蚀刻包括干蚀刻、湿蚀刻或者其组合。
21.如权利要求15所述的方法，其中所述掺杂含硅材料是通过原位掺杂沉积工艺或者通过沉积之后再掺杂而形成的。
22.如权利要求15所述的方法，还包括在除去暴露的金属栅极之后并且在形成掺杂含硅材料之前除去所述构图掩模。
23.如权利要求15所述的方法，其中所述提供SOI衬底包括在所述至少一个器件区域和至少一个体接触区域中掺杂所述半导体层。
全文摘要
提供了一种体接触绝缘体上半导体(SOI)含金属栅极的晶体管，该晶体管具有减小的寄生栅极电容，其中栅极叠层(26)的金属部分在体接触区域之上被除去，而且形成接触SOI衬底(12)的体接触区域(24)中的栅极电介质(28)的含硅材料。这造成体接触区域上有效栅极电介质厚度的增加大于5埃(A)。这导致体接触区域减小的寄生电容。
文档编号H01L21/336GK102725850SQ201080060641
公开日2012年10月10日 申请日期2010年12月14日 优先权日2010年1月5日
发明者A·L·P·罗通达洛 申请人:国际商业机器公司