专利名称：半导体装置的利记博彩app
技术领域：
本发明涉及半导体装置，特别是涉及具有沟槽的绝缘栅型半导体装置。
背景技术：
作为现有技术，已知有在外周区域形成多个扩散层，并提供高耐压的半导体元件的技术。图9是表示专利文献1所记载的以往的半导体装置的截面结构的图。专利文献1 所记载的以往的半导体装置是具有形成在半导体基体上的元件区域和外周区域的沟槽型的IGBT (绝缘栅双极型晶体管)500。形成元件区域的一个IGBT元件具备η-型的漂移层51、ρ型的基础层52、η+型的发射极层53、ρ+型的集电极层54、η+型的缓冲层55、隔着栅极绝缘膜62形成在栅极沟槽 61内的栅极71、发射极72和集电极73。外周区域具备η-型的漂移层51、ρ型的基础层52、η+型的沟道阻止层57、多个ρ+ 型的浮动层58、绝缘膜66和EQR电极75。在IGBT500中，若在断开(7—卜才7 )状态时对集电极73施加正电压，并逐渐提高电压，则耗尽层80从构成元件区域的漂移层51和基础层52的界面向半导体基体的表面以及外周区域扩展。耗尽层80如用虚线所示那样在漂移层51内扩展，并越过多个浮动层58，扩展至沟道阻止层57的附近。如此多个浮动层58能够减小在漂移层51的内部延伸的耗尽层80的端部的曲率，因此能够缓和电场集中，并能够实现以往的半导体装置的高耐压化。现有技术文献专利文献专利文献1 特开2008-277；352号公报
发明内容
发明要解决的问题另外，已知特别是在潮湿的环境中，当可动离子或负离子或水分侵入外周结构表面的氧化膜表面时，由于在氧化膜下的半导体基体表面上引起正电荷，因此产生电位分布不均勻的部分，导致耐压降低。另外，在以往的半导体装置中，向半导体基体的表面侧延伸的耗尽层80的端部在漂移层51、基础层52以及浮动层58的大致整个面上露出。即，以往的半导体装置是容易产生由上述的可动离子等的影响导致的耐压变动的结构，不能得到充分的可靠性。另外，为了抑制可动离子等的影响，想出了在绝缘膜66上形成导电膜等的对策， 但半导体装置的制造工序变得复杂，成本增加。本发明是为了解决上述问题而做出的，提供能够提高耐压并得到高可靠性的半导体装置。另外，本发明提供能够便宜地制造的半导体装置。
解决问题的手段为了解决上述问题，本发明的实施例的特征在于，半导体装置具备元件区域和外周区域，上述元件区域具有具有第一导电型的第一半导体层；在第一半导体层的表面形成为岛状，并且具有与第一导电型不同的第二导电型的第二半导体层；在第二半导体层的表面形成为岛状，并且具有第一导电型的第三半导体层；以及贯通第二半导体层和上述第三半导体层并到达第一半导体层的内部的多个栅极沟槽，上述外周区域具有在元件区域的周围，贯通第二半导体层及第三半导体层，并到达第一半导体层内的多个外周沟槽14; 以及在第一半导体层的表面形成为岛状，并且具有第一导电型的终端层，还具备半导体基体，该半导体基体具有第一半导体层、第二半导体层、第三半导体层以及终端层，并且在第一半导体层的表面侧，第一半导体层未露出于表面。发明效果根据本发明，能够提供能够提高耐压并得到高可靠性的半导体装置。进而，根据本发明，能够提供能够便宜地制造的半导体装置。
图1是表示本发明的实施例1的半导体装置的剖面结构的图。图2是表示实施例1的半导体装置的外周区域的主要部分的剖面结构的图。图3是表示实施例1的变形例1的半导体装置的剖面结构的图。图4是表示变形例1的半导体装置的高温高湿条件下的耐压试验结果的图。图5是表示实施例1的变形例2的半导体装置的剖面结构的图。图6是表示实施例1的变形例3的半导体装置的剖面结构的图。图7是表示本发明的实施例2的半导体装置的剖面结构的图。图8是表示实施例2的变形例的半导体装置的剖面结构的图。图9是表示以往的半导体装置的剖面结构的图。
具体实施例方式本发明的实施例说明将本发明适用于具有尤其具备沟槽型结构的IGBT(绝缘栅双极型晶体管)的半导体装置的例子。在以下的附图中，对相同或类似的部分标以相同或类似的标号。但是附图是示意性的，与现实不同。另外，有时各附图彼此之间也包括彼此的尺寸关系或比率不同的部分。另外，以下所示的实施例是举例表示用于将该发明的技术思想具体化的装置和方法的例子，该发明的技术思想并非将各结构部件的配置等特定为下述内容。该发明的技术思想在权利要求的范围内可以添加各种变更。实施例1图1是表示本发明的实施例1的半导体装置的剖面结构的图，图2是表示本发明的实施例1的半导体装置的外周区域的主要部分的剖面结构的图。实施例1的半导体装置具备IGBT100，具有形成在半导体基体10上的元件区域和外周区域。元件区域具有多个IGBT元件，是导通以及断开流向IGBT100的电流的驱动区域。 外周区域具有多个外周沟槽14，是通过缓和电场集中而能够实现IGBT100的高耐压化的非驱动区域。形成元件区域的一个IGBT元件具备η-型的漂移层1、ρ型的基础层2、η+型的发射极层3、ρ+型的集电极层4、η+型的缓冲层5、以及隔着栅极绝缘膜12形成在栅极沟槽11 内的栅极21。形成在层间绝缘膜13上的发射极22与IGBT元件的基础层2以及发射极层 3电连接，集电极23与集电极层4电连接。元件区域的半导体基体10包括漂移层1、基础层2、发射极层3、集电极层4和缓冲层5。根据后述的结构，漂移层1在元件区域中没有从半导体基体10的表面(图1中的上表面)露出。基础层2相当于本发明的第二半导体层，并且以从元件区域到外周区域向横向扩展的方式在漂移层1的表面上形成为岛状。发射极层3相当于本发明的第三半导体层，并且在基础层2的表面上形成为岛状。集电极层4相当于本发明的第四半导体层，在漂移层1的背面侧(图1中的下表面侧)均勻地形成。缓冲层5在漂移层1的背面并且在漂移层1和集电极层4之间均勻地形成。在IGBT100中，将漂移层1和缓冲层5合在一起的是本发明的第一半导体层，但也可以不设置缓冲层5。这时，漂移层1就变成本发明的第一半导体层。栅极沟槽11从半导体基体10的表面朝向背面，贯通基础层2以及发射极层3并形成为该栅极沟槽11的底面到达漂移层1内的深度。栅极绝缘膜12沿着栅极沟槽11的内壁以及底面均勻地形成，对各半导体层和栅极21进行绝缘。层间绝缘膜13形成在栅极沟槽11以及栅极绝缘膜12之上，对栅极21和发射极22进行绝缘。栅极21以填充栅极沟槽11的内部的方式隔着栅极绝缘膜12形成。外周区域具备η-型的漂移层1、ρ型的基础层2、η-型的沟道阻止层6、η+型的沟道阻止层7、绝缘膜16、隔着绝缘膜15形成在外周沟槽14内的导电层Μ、和等电位环形电极(以下简称为EQR电极)25。外周区域的半导体基体10包括漂移层1、基础层2、沟道阻止层6和沟道阻止层7。外周区域的基础层2的横向的扩展被配设在最外周的外周沟槽14阻拦，在该外周沟槽14的位置上成为终端。沟道阻止层6相当于本发明的终端层，并且在漂移层1的最外周区域的表面上形成为岛状。沟道阻止层6在漂移层1的最外周区域通过将η型杂质扩散到该漂移层1内而形成，俯视时以与基础层2以及外周沟槽14重复的方式形成。根据如上所述的结构，漂移层1在外周区域上也没有露出到半导体基体10的表面。因而，由基础层2 和沟道阻止层6形成的ρη接合只形成于半导体基体10的内部，没有露出到半导体基体10 的表面。另外，图1所示的沟道阻止层6形成为比外周沟槽14深，但也可以形成为比外周沟槽14浅。另外，沟道阻止层7在沟道阻止层6的表面上形成为岛状，但也可以省略。在此，各半导体层的一例的杂质浓度如下设定。漂移层1是lX1013cm_3 1 X IO15CnT3,基础层 2 是 1 X IO16CnT3 1 X 1018cm_3，沟道阻止层 6 是 1 X IO13CnT3 5 X IO1W30再者，如后所述，最好相对于基础层2的杂质浓度，将沟道阻止层6的杂质浓度设为0.2% 1.0%。外周沟槽14从半导体基体10的表面朝向背面，贯通基础层2并形成为到达漂移层1内的深度，俯视时以包围元件区域的外周的方式形成为环状。外周沟槽14在其制造过程的蚀刻工序中，以除去基础层2的外周端(扩散层端的弯曲部)的方式形成。即，IGBT100 的基础层2的横向的扩展被配设在最外周的外周沟槽14阻拦，在该外周沟槽14的位置上成为终端。绝缘膜15沿着外周沟槽14的内壁均勻地形成，对各半导体层和导电层M进行绝缘。绝缘膜16形成在外周沟槽14以及绝缘膜15之上。导电层M以填充外周沟槽14的内部的方式隔着绝缘膜15形成。EQR电极25形成为与沟道阻止层6、沟道阻止层7以及集电极23电连接，俯视时以包围元件区域的外周的方式形成为环状。实施例1的IGBT100的作用效果如下。在IGBT100中，若控制成断开状态，向集电极73施加正电压，并逐渐提高电压，则耗尽层8B从构成元件区域的漂移层1和基础层2的界面以及漂移层1和栅极沟槽11的界面向半导体基体10的表面以及外周区域扩展。这时， 外周沟槽14内的导电层M彼此经由绝缘膜15成为电容耦合，因此随着离开元件区域而每个外周沟槽14的电位都上升。另外，夹在邻接的外周沟槽14之间的基础层2的内部成为大致等电位。如图1中虚线所示，耗尽层8B在漂移层1内以及基础层2内扩展，并越过多个外周沟槽14，扩展至沟道阻止层6的内部。由于如此利用多个外周沟槽14能够减小在漂移层1的内部延伸的耗尽层8B的端部的曲率，因此缓和了电场集中。因而，能够实现实施例1的IGBT100的高耐压化。再者，为了完全除去基础层2的扩散层端的弯曲部，最好将多个外周沟槽14之中的一部分外周沟槽14的宽度，形成为比栅极沟槽11或另一部分的外周沟槽14的宽度宽。 由此，基础层2在半导体基体10的宽度方向上形成为大致均勻的深度，因此能够抑制耦合邻接的外周沟槽14彼此的电容不均勻的情况。另外，如图2所示，向半导体基体10的表面侧扩展的耗尽层8A主要在基础层2的内部扩展。这时，耗尽层8A的端部在基础层2内部从漂移层1与基础层2的界面附近向外周沟槽14的元件区域侧的外壁附近延伸。进而，耗尽层8A的端部露出于半导体基体10的表面，并沿着外周沟槽14的元件区域侧的外壁、底部以及沟道阻止层6侧的外壁在半导体基体10的内部延伸，延伸到基础层2内部的漂移层1与基础层2的界面附近。另外，如图 2所示，沿着配设在最外周的外周沟槽14的元件区域侧的外壁延伸的耗尽层8A的端部，从沟道阻止层6内部向半导体基体10的内部延伸。如上所述，在实施例1的IGBT100中，向半导体基体10的表面侧延伸的耗尽层8A的端部露出于半导体基体10的表面的区域，比以往的半导体装置小。因而，很难产生由可动离子等的影响造成的耐压变动，能够得到具有高可靠性的半导体装置。另外，由于外周沟槽14能够用与栅极沟槽11相同的制造工序形成， 因此能够实质性地削减用于形成外周沟槽14的制造工序数，与以往的半导体装置相比，能够便宜地制造IGBT100。另外，设定为基础层2的横向的扩展在配设在最外周的外周沟槽14的区域成为终端，并且基础层2和沟道阻止层6只在半导体基体10的内部邻接，因此能够抑制耗尽层8B 的端部露出于半导体基体10的表面的情况。进而，沟道阻止层6能够抑制耗尽层8B向横向的扩展，并能够防止耗尽层8B的端部露出于半导体基体10的侧面的情况。因而，能够得到很难受到可动离子等的影响且具有高可靠性的半导体装置。另外，由于沟道阻止层6相对于基础层2具有足够低的杂质浓度，因此在IGBT100 的制造过程中，能够抑制基础层2局部地变浅的情况。即，能够抑制耦合邻接的外周沟槽14 彼此的电容变得不均勻的情况，并能够防止局部地施加高电压的情况。因而，能够改善实施例1的半导体装置的可靠性。进而，与分离地形成基础层2和沟道阻止层6的情况相比，能够缩小半导体装置的芯片尺寸。变形例1如图3所示，在实施例1的变形例1的半导体装置中，基础层2的横向的扩展没有到达配设在最外周的外周沟槽14，而是延伸至该配设在最外周的外周沟槽14的成为元件区域侧的内侧。进而，在该变形例1中，基础层2的横向的扩展在沟道阻止层6的内部且在没有到达沟道阻止层7的范围内延伸。图4是表示高温高湿条件下的耐压试验结果的图。图4中纵轴是漏极-源极间偏压[V]，横轴是时间[分]。试样Si、S2、S3都是变形例1的半导体装置，即，基础层2的横向的扩展延伸至比配设在最外周的外周沟槽14靠外侧的半导体装置的耐压试验结果。试样S4、S5、S6都是设定成基础层2的横向的扩展延伸至比配设在最外周的外周沟槽14的区域更靠外侧的半导体装置的耐压试验结果。从图4可知，在变形例1的半导体装置中，耐压没有伴随时间经过而劣化，能够得到可靠性高的半导体装置。变形例2如图5所示，在实施例1的变形例2的半导体装置中，基础层2的横向的扩展没有在配设在最外周的外周沟槽14的区域成为终端，而是延伸至比该配设在最外周的外周沟槽14更靠外侧。进而，在该变形例2中，基础层2的横向的扩展在沟道阻止层6的内部且在没有到达沟道阻止层7的范围内延伸。在变形例2的半导体装置中，虽然如上述图4所示的试样S4、S5、S6的耐压试验结果那样产生耐压随着时间经过而劣化的情况，但由于耗尽层8B的端部没有露出于半导体基体10的表面，因此很难受到可动离子等的影响，能够得到高可靠性。变形例3如图6所示，在实施例1的变形例3的半导体装置中，与变形例2的半导体装置同样，基础层2的横向的扩展没有在配设在最外周的外周沟槽14的区域成为终端，而是延伸至比该配设在最外周的外周沟槽14更靠外侧。进而，在变形例3的半导体装置中，基础层 2的横向的端部和沟道阻止层6的端部邻接，并在此相互接触而形成pn接合。在变形例3的半导体装置中，与实施例1的半导体装置同样，由于耗尽层8B的端部没有露出于半导体基体10的表面，因此很难受到可动离子等的影响，能够得到高可靠性。实施例2本发明的实施例2说明在上述实施例1的半导体装置中，改变了外周区域的EQR 电极25的形状的例子。如图7所示，在实施例2的半导体装置中，与作为外周区域的终端层的沟道阻止层 6以及7电连接的EQR电极25具备第一凸缘部25F，该第一凸缘部25F在配设在最外周的外周沟槽14上与该外周沟槽14重叠地配设。第一凸缘部25F是从EQR电极25向元件区域侧(内侧)突出的部分。在此，第一凸缘部25F由与EQR电极25相同的层且相同的导电性材料形成，并与EQR电极25 —体地构成。第一凸缘部25F隔着绝缘膜16配设在外周沟槽14上。在实施例2的半导体装置中，利用与外周沟槽14重叠地配设的第一凸缘部25F，能够改善配设在最外周的外周沟槽14内部的导电层M与EQR电极25的电容耦合。再者，虽然第一凸缘部25F在配设在最外周的外周沟槽14上与其重叠地形成，但也可以在重叠在沟道阻止区域6上的区域内，进一步向元件区域侧延伸。另外，第一凸缘部 25F也可以进一步在外周区域内，超过沟道阻止区域6的区域而向元件区域侧延伸。变形例如图8所示，实施例2的变形例的半导体装置具备第二凸缘部MF，该第二凸缘部 24F在实施例2的半导体装置的外周区域中，与填充于配设在最外周的外周沟槽14内部的导电层M连接，并在半导体基体10上突出，并且与EQR电极25的第一凸缘部25F重叠地配设。在变形例的半导体装置中，通过使第一凸缘部25F和第二凸缘部24F重叠，能够进一步改善配设在最外周的外周沟槽14内部的导电层M和EQR电极25的电容耦合。以上对本发明的实施例进行了说明，但本发明不限于上述实施例，在权利要求书所记载的本发明的宗旨的范围内，可以进行各种变更。例如，本发明也可以换上上述实施例的P型以及η型的导电型，也可以将外周沟槽14形成为比沟道阻止层6深。另外，本发明能够适用于MOSFET等具有沟槽的绝缘栅型半导体装置。产业上的可利用性本发明能够广泛地应用于能够提高耐压且得到高可靠性的半导体装置。标号说明1-漂移层，2-基础层，3-发射极层，4-集电极层，5-缓冲层，6、7_沟道阻止层，8Α、 8Β-耗尽层，12-栅极绝缘膜，13、16-层间绝缘膜，14-外周沟槽，15、16-绝缘膜，21-栅极， 22-发射极，23-集电极，24-导电层，24F-第二凸缘部，25-EQR电极，25F-第一凸缘部。
权利要求
1.一种半导体装置，其特征在于，具备元件区域和外周区域，上述元件区域具有具有第一导电型的第一半导体层；在上述第一半导体层的表面形成为岛状，并且具有与上述第一导电型不同的第二导电型的第二半导体层；在上述第二半导体层的表面形成为岛状，并且具有上述第一导电型的第三半导体层；以及贯通上述第二半导体层和上述第三半导体层并到达上述第一半导体层的内部的多个栅极沟槽，上述外周区域具有在上述元件区域的周围，贯通上述第二半导体层及上述第三半导体层，并到达上述第一半导体层内的多个外周沟槽；以及在上述第一半导体层的表面形成为岛状，并且具有上述第一导电型的终端层，由上述第一半导体层、上述第二半导体层、上述第三半导体层以及上述终端层构成半导体基体，在上述第一半导体层的表面侧上述第一半导体层未露出于上述半导体基体的表面。
2.如权利要求1所述的半导体装置，其特征在于，上述终端层与上述第二半导体层邻接，上述第二半导体层的扩散层端与上述外周沟槽邻接。
3.如权利要求1所述的半导体装置，其特征在于，上述终端层与上述第二半导体层邻接，上述第二半导体层的扩散层端配设在比配设于最外周的上述外周沟槽更靠近上述元件区域侧。
4.如权利要求1所述的半导体装置，其特征在于，上述半导体装置还具备等电位环形电极，该等电位环形电极与上述终端层连接，并具有第一凸缘部，该第一凸缘部在配设于上述最外周的上述外周沟槽上与该外周沟槽重叠地配设。
5.如权利要求2所述的半导体装置，其特征在于，上述半导体装置还具备等电位环形电极，该等电位环形电极与上述终端层连接，并具有第一凸缘部，该第一凸缘部在配设于上述最外周的上述外周沟槽上与该外周沟槽重叠地配设。
6.如权利要求3所述的半导体装置，其特征在于，上述半导体装置还具备等电位环形电极，该等电位环形电极与上述终端层连接，并具有第一凸缘部，该第一凸缘部在配设于上述最外周的上述外周沟槽上与该外周沟槽重叠地配设。
7.如权利要求4所述的半导体装置，其特征在于，上述半导体装置还具备第二凸缘部，该第二凸缘部与填充在配设于上述最外周的上述外周沟槽内部的导电层连接，并在该外周沟槽的周围在上述半导体基体上突出，并且与上述等电位环形电极的上述第一凸缘部重叠地配设。
全文摘要
半导体装置(100)具备元件区域和外周区域，元件区域具有具有第一导电型的第一半导体层(1)；在第一半导体层的表面形成为岛状，并具有与第一导电型不同的第二导电型的第二半导体层(2)；在第二半导体层的表面形成为岛状，并具有第一导电型的第三半导体层(3)；以及贯通第二半导体层和第三半导体层并到达第一半导体层的内部的多个栅极沟槽(11)，外周区域具有在元件区域的周围，贯通第二半导体层及第三半导体层，并到达第一半导体层内的多个外周沟槽(14)；以及在第一半导体层的表面形成为岛状，并具有第一导电型的终端层(6)，还具备半导体基体(10)，半导体基体(10)具有第一半导体层、第二半导体层、第三半导体层及终端层，在第一半导体层的表面侧，第一半导体层未露出于表面。
文档编号H01L29/78GK102484131SQ201080037940
公开日2012年5月30日 申请日期2010年8月25日 优先权日2009年8月28日
发明者松田成修 申请人:三垦电气株式会社