高速度低功率消耗的隔离模拟互补金属氧化物半导体单元的利记博彩app

专利名称：高速度低功率消耗的隔离模拟互补金属氧化物半导体单元的利记博彩app
高速度低功率消耗的隔离模拟互补金属氧化物半导体单元相关申请案交叉参考 本申请案主张2009年2月4日提出申请的第12/365，228号美国专利申请案的优先权日期的权益，所述专利申请案的说明书特此以引用的方式并入本文。
背景技术：
可使用MOSFET技术来制作用于移动、计算、通信及消费型产品的高速度低功率消耗电路。然而，对处置高速度与低功率消耗的要求通常需要基本的折衷。在例如蜂窝电话的移动应用中，高速度与低功率消耗为关键准则。通常，对一种准则进行优化将负面地影响另一准则。低阈值电压(M0SFET的源极与栅极之间的电压，在其出现时，电流首先开始在晶体管中流动)对于高速度MOSFET来说始终为优选的。相对高的阈值电压减少MOSFET关断状态泄漏，且其由于其降低功率消耗而为良好的。然而，高阈值电压装置比低阈值装置更慢地切换。设定高阈值会节省功率但减小速度。如果操作速度为重要的，那么设计者想要具有低阈值电压的装置。设计者熟悉速度与功率之间的折衷。具有高速度与低功率消耗两者将有益于移动产品的设计。

发明内容
本发明的示范性实施例提供与衬底隔离、以高速度操作且具有低接通电阻的低阈值电压CMOS对。示范性实施例还提供具有一对高阈值电压CMOS晶体管及低阈值电压CMOS 晶体管的电路。所述高阈值电压CMOS晶体管以备用模式操作以使电路泄漏保持低。在一个实施例中，高阈值电压MOSFET与相同相应极性的低阈值MOSFET串联。在另一实施例中， 高阈值电压MOSFET被配置为安置于电源与接地之间的模拟栅极。在那些实施例两者中，高阈值MOSFET的栅极由共用控制信号控制。所述控制信号连接到高阈值MOSFET的栅极中的一者，且所述控制信号的反演连接到另一高阈值MOSFET的栅极。一个示范性实施例为包括四个晶体管的集成电路。此电路可为用于其它更复杂电路的建造块且可在集成电路中重复若干次。还可将示范性电路体现为集成电路的设计单元库中的一单元。所述电路建造于P衬底(P+或P-)上且具有形成于N型区域上方的高阈值及低阈值PMOS装置。所述PMOS装置形成于P衬底上方的N型阱中。所述高阈值PMOS装置具有安置于N-主体中的P+源极。所述高阈值PMOS的漏极以及所述低阈值PMOS的源极及漏极形成于也位于N-阱中的P/N-缓冲区域中。高阈值及低阈值NMOS装置形成于P型区域中。所述高阈值NMOS装置具有安置于P-主体中的N+源极且所述高阈值NMOS的漏极以及低阈值NMOS的源极及漏极形成于由 P-区域环绕的N/P-缓冲区域中。所述PMOS及NMOS装置与衬底结隔离且彼此横向介电隔离。低电压阈值由所述低阈值晶体管的源极及漏极区域以及其相应的相反极性的环绕区域建立。在一个示范性电路中，相同极性的高阈值及低阈值装置彼此串联且一个高阈值装置的漏极连接到另一低阈值装置的源极。所述电路具有将控制信号直接连接到所述高阈值装置中的一者的栅极且将反相的控制信号连接到另一高阈值装置的控制端子。安置于所述控制端子与另一高阈值电压装置之间的反相器对施加到所述控制端子的控制信号进行反相。在另一示范性电路中，高阈值装置彼此并联连接且其安置于电流或电压源与两个低阈值电压晶体管之间。一个低阈值装置(P-沟道)的漏极连接到另一低阈值装置(η-沟道)的漏极。控制端子将控制信号直接连接到高阈值装置中的一者的栅极且将反相的控制信号连接到另一高阈值装置。安置于所述控制端子与另一高阈值电压装置之间的反相器对施加到所述控制端子的控制信号进行反相。以高效的工艺制作示范性及其它实施例。所述工艺分别使用用于高阈值装置的每一源极的具有相反极性的双植入物(经重掺杂源极与主体)以及用于低阈值电压装置的源极/漏极及高阈值电压装置的漏极的两种其它双缓冲植入物。工艺步骤非常简单且成本低。


图1是第一示范性实施例的示意性横截面视图。图2是图1的电路示意图。图3是第二示范性实施例的示意性横截面视图。图4是图3的电路示意图。图5是第三示范性实施例的示意性横截面视图。图6是图5的电路示意图。图7到图12展示形成示范性实施例中的一者或一者以上的工艺中的步骤。
具体实施例方式图1及图2中图解说明本发明的一个示范性实施例。所述图展示具有额外控制栅极120的集成式高阈值电压CMOS装置100。PMOS晶体管包含高阈值电压(htv)晶体管 110及低电压阈值(Itv)晶体管112。NMOS晶体管包含高阈值电压晶体管114及低阈值电压晶体管116。Itv晶体管112的源极连接到htv晶体管110的漏极且Itv晶体管112的漏极形成所述装置的输出端子122。Itv晶体管116的源极连接到htv晶体管114的漏极且Itv晶体管116的漏极形成所述装置的输出端子122。晶体管112及116的栅极在输入端子121处连接在一起。控制栅极120经由反相器113连接到htv PMOS晶体管110的栅极且连接到htv NMOS晶体管114的栅极。在操作中，当栅极控制件120高到足以接通两个高阈值晶体管110、114时，接着低阈值晶体管112、116以高速度操作。然而，当栅极控制信号为低且关断所述高阈值晶体管时，电路进入备用状态。在所述状态中，其泄漏电流由高阈值晶体管110、114大大地减小。 每一高电压阈值晶体管与其对应低阈值晶体管串联。当栅极控制信号为高时，所述低阈值晶体管快速切换，但当控制栅极信号为低时，电路100进入备用模式且泄漏电流被减小。图3及图4中图解说明另一示范性实施例。所述图展示具有连接到低阈值电压切换CMOS晶体管对202的高阈值电压模拟栅极201的集成电路200。电压供应源或电流源线 Vdd连接到高阈值电压晶体管210、212的源极/漏极。htv 212的源极与htv 210的漏极连接在一起以提供到低阈值电压晶体管216、214的串联连接的输出端子。高阈值电压PMOS 晶体管210与高阈值电压NMOS晶体管212以模拟栅极配置连接在一起。向控制端子220 施加栅极控制电压。所述端子连接到NMOS高阈值电压晶体管212的栅极。端子220还连接到反相器213，反相器213连接到PMOS高阈值电压晶体管210的栅极。模拟栅极201连接到低阈值电压PMOS晶体管216的源极。晶体管216的漏极连接到NMOS低阈值电压晶体管214的漏极。两个低阈值电压晶体管彼此串联连接，所述串联连接的一端连接到高阈值电压晶体管的源极/漏极，而另一端连接到参考电压Vss或接地。两个低阈值电压CMOS晶体管214、216的栅极连接到输入电压端子221且输出端子在其漏极的连接处。
在操作中，当到模拟栅极端子220的输入具有足够高的电压时，高阈值晶体管 210,212接通且允许低电压CMOS晶体管214、216以高速度操作。当模拟控制端子220上的电压为低时，电路200进入备用模式且泄漏电流被大大地减小。换句话说，模拟栅极201控制低阈值电压CMOS晶体管到电压源VDD的连接。第三示范性实施例为图5及图6中所展示的电路300。所述电路具有作为用于衬底偏置产生器的负载电路的CMOS阈值低电压晶体管314、310。一个偏置产生器连接到形成于隔离NISO层的顶部上的隔离ρ-扩散层16，且另一偏置产生器连接到高电压η-阱18。 在操作模式中，不供应偏置电压且CMOS单元以高速度操作。在备用模式中，供应偏置电压且CMOS单元泄漏电流被大大地减小。适合开关(未展示)可操作以取决于电路是处于高速度模式中还是备用模式中而接通或关断偏置产生器从而将所述偏置产生器与低阈值电压晶体管342、344连接或断开。转到图7到图12，其展示用于形成新颖的高阈值及低阈值CMOS装置的工艺中的关键步骤。以图7开始，所述工艺使用ρ+衬底10 (或未展示的ρ-衬底)。将ρ+衬底10放置于外延反应器中，其中在所述衬底上生长第一 P型外延层12。层12具有在IeHcnT3到 7el5cm-3的优选范围中的约lel5CnT3的浓度。接着用η型离子对外延层12进行植入并进行驱动以形成η型隔离层13。以离子束来完成植入以形成具有约IeiecnT3到le19cnT3的掺杂浓度的η-隔离区域。植入P型离子(硼)以形成P-扩散层16。以离子束来完成植入以实现约IeiecnT3到lel9CnT3的掺杂浓度。在所述衬底上生长第二 ρ型直列式外延层14。 层14具有在IeHcnT3到7e15cm_3的优选范围中的约lel5Cm_3的浓度。在本发明中，使用直列式外延层14作为可与开始衬底10隔离以建造将来的隔离高速度低功率消耗CMOS单元的基底层。转到图8，其展示场氧化物区域20、p-阱22及高电压n_阱区域18的形成。所述场氧化物区域分离PMOS晶体管与NMOS晶体管。通过热氧化表面17的若干部分以在表面 17上形成厚氧化物区域来制作场氧化物区域。在第一步骤中，在表面17上热生长薄缓冲氧化物层(未展示)。接下来，沉积氮化硅层(未展示)并从将来的场氧化物区域上面移除所述氮化物的选定部分以暴露具有薄缓冲氧化物的表面17的若干部分。热氧化所述所暴露的部分以生长厚场氧化物。在完成之后，移除残留的氮化物层。接下来，对表面17进行图案化以形成ρ-阱22。用施加成均勻厚度的层的光致抗蚀剂掩蔽表面17。光致抗蚀剂掩蔽及蚀刻为所属领域的技术人员众所周知的工艺步骤且未加以详细展示。掩模中的开口界定邻近场氧化物区域20及位于ρ-扩散层16上方的将来的P-阱。将经图案化衬底放置于离子植入器中且用硼进行植入以形成P-阱22。以离子束来完成植入以实现约3el6CnT3到8el7CnT3的掺杂浓度。接下来，对表面17进行图案化以形成高电压η-阱18。用光致抗蚀剂掩蔽表面17 且掩模中的开口界定将来的高电压η-阱区域。将经图案化衬底放置于离子植入器中且用磷进行植入以形成高电压η-阱18。用η型掺杂剂(例如磷)对所暴露的将来的η-阱区域 18进行植入。以离子束来完成植入以实现约;3el5Cm_3到;3e17cm_3的掺杂浓度。转到图9，其展示形成栅极氧化物、栅极电极、η-沟道mos装置的n+/p_主体植入物及P-沟道装置的P+/n-主体植入物。热氧化表面17以生长栅极氧化物薄层对。接着在所述栅极氧化物层上沉积经掺杂多晶硅层26。用光致抗蚀剂或另一适合掩蔽材料来掩蔽所述多晶硅层以保护将来栅极电极的区域。通过蚀刻移除未经掩蔽的多晶硅。在本发明中， 残留的多晶硅栅极电极沈提供η-沟道及ρ-沟道晶体管。源极区域中的η+/ρ-主体及ρ+/η-主体植入物控制高阈值电压。使用一种双植入物来形成htv NMOS源极且另一双植入物形成htv PMOS源极。这些植入物与高阈值电压 CMOS晶体管的栅极自对准。如此，两个层以相反极性堆叠在一起且与形成于高阈值电压晶体管的源极区域中的栅极多晶硅自对准。向所述衬底施加光致抗蚀剂且对其进行图案化以暴露用于制作n+/p-主体植入物、p+/n-主体植入物的区域。使用第一及第二掩模。第一掩模用来形成η+源极四及ρ-主体植入物观。如此，η+源极(第一极性)穿过与ρ-主体 (第二极性)相同的开口而形成。两种类型的植入物穿过掩模中的相同开口而制作。剥除所述掩模且使用光致抗蚀剂掩模的第二掩模来形成P+源极30 (第二极性)及η-主体32 (第一极性)植入物。同样，单个光致抗蚀剂掩模用于两种植入物。现在转到图10，其展示形成η/ρ型缓冲层42/44及ρ/η型缓冲层43/40。使用一种双植入物来形成Itv NMOS源极/漏极且另一双植入物形成Itv PMOS源极/漏极。借助第三及第四掩模来制作这些双植入物。在每一掩蔽及植入步骤中，植入物与经植入晶体管的栅极自对准。所述双植入物还分别形成htv晶体管的漏极。这些层控制η-沟道及ρ-沟道低阈值装置中的相应低阈值电压的低阈值电压。掩蔽表面17及所述栅极。对于η-沟道装置，暴露Itv的表面源极/漏极区域及htv的表面漏极。在相同开口中，用ρ型缓冲掺杂剂43 (例如硼)对表面17进行植入，之后是用磷或砷40进行的η型植入。以离子束来完成植入以分别实现约7el6Cm_3及;3e17cm_3的掺杂浓度。剥除所述掩模且新的掩模覆盖n_沟道装置并暴露低阈值P-沟道装置的源极及漏极区域以及高阈值P-沟道装置的漏极区域。 植入例如磷或砷等η型掺杂剂以形成η-缓冲物42且用ρ型硼掺杂剂44对相同开口进行植入以形成低/高阈值电压P-沟道晶体管的η/ρ-缓冲物42/44。以离子束来完成植入以分别实现约;3el6cm_3及2e17cm_3的掺杂浓度。图11展示侧壁氧化物间隔物50及触点植入物的形成。所述触点植入物与栅极侧壁氧化物间隔物自对准。在表面17上沉积氧化物层50。适合蚀刻步骤从源极及漏极上方的区域移除氧化物且留下栅极的侧壁上的氧化物间隔物50。接下来，用光致抗蚀剂掩蔽表面17并对其进行图案化以打通用于η型植入物Μ/55的区域。用η型掺杂剂对开口进行植入以在η-沟道Itv晶体管的源极及漏极中以及在η-沟道htv晶体管的漏极中形成η+ 触点。以离子束来完成植入以实现约lel9CnT3到5e20CnT3的掺杂浓度。接着剥除η+触点掩模且掩蔽并图案化表面17以在低阈值电压η-沟道装置的源极/漏极中以及在P-沟道高阈值电压装置的漏极中提供P+触点52/53。以离子束来完成植入以实现约lel9Cm_3到5e20Cm_3 的掺杂浓度。使用跟在n+/p+触点植入物之后的硅化物工艺在η+触点、ρ+触点且还在栅极电极区56的顶部上形成硅化物层。可用由以下各项组成的群组中的一者或一者以上来将硅合金化钴、钼、钼、钽、钨或钛_钨或者形成硅化物而不与二氧化硅反应的任何其它适合耐火金属。在整个表面17上毯覆溅镀金属层，之后进行硅化物烧结。仅在金属与硅接触的地方形成硅化物。化学蚀刻清洗掉未反应的金属，尤其是覆盖场氧化物及氧化物间隔物的金属。硅化物合金工艺增加经硅化区的导电性。图12展示形成图1及图2中所展示的装置的双金属层。金属化工艺以沉积层间电介质(ILD)材料62 (例如所沉积的二氧化硅)开始，之后是对所述ILD层进行平面化。 接着掩蔽所述平面ILD层并使用掩模中的开口来蚀刻通向源极、漏极及主体接触区域的通孔。在通孔打通之后，通过溅镀(铝)来沉积第一金属(例如铝)层级。向所述金属层施加光致抗蚀剂并对其进行图案化以暴露所述金属层的若干部分。移除所暴露的金属以建立第一金属触点与互连件层级60。重复所述工艺以形成其触点与互连件64安置于第二 ILD 层64上面的第二金属层级。示范性工艺将晶体管对与衬底隔离且将所述晶体管对彼此隔离。在与衬底结隔离的槽区中建造NMOS及PMOS晶体管。在与P-外延层12形成ρ/η结的N-阱18中形成PMOS 装置。同样地，在N-隔离层13上面形成NMOS装置。NMOS与PMOS装置通过场氧化物区域 20而彼此横向隔离。上文在示范性实施例中所描述的装置及工艺提供具有高速度与低功率消耗的电路。此为LTV CMOS装置的特定特性。HTV/LTV CMOS对与衬底的剩余部分隔离且因此为将来的电路提供高级模拟CMOS建造块。此新的建造块可满足高电压额定值、快速切换、具有非常低的泄漏且消耗非常低的功率。HTV CMOS以备用模式操作以实现低功率消耗，但一旦被接通就允许所述LTV CMOS 以高速度操作。由于所有晶体管是建造于隔离槽区中，因此其还与衬底噪声隔离。计算机模拟数据曾将HTV及LTV晶体管与相当的DMOS及标准CMOS晶体管的性能进行比较。对于等大小的晶体管，与0.8伏的标准CMOS阈值电压相比，LTV CMOS具有大约 0.04伏的阈值电压。如此，阈值电压减小到1/20。与常规组合的接通电阻相比，电路100、 200的接通电阻为60%或小于60%。与典型现有技术装置的14GHz相比，示范性实施例可以高达27GHz的频率操作。标准CMOS装置在具有非常低的阈值电压的情况下具有大的泄漏电流。然而，由于控制LTV CMOS晶体管的HTV CMOS装置，电路100、200的泄漏几乎为零。示范性电路及工艺包含具有非常不同的阈值的CMOS装置对。通过将具有相反极性的与栅极多晶硅自对准的双植入物制作到用于CMOS装置的源极及漏极的相同掩模开口中来实现不同阈值。此方法与对装置的沟道进行植入以更改其阈值的常规阈值调整形成对比。这些双植入物步骤允许以简单的工艺建造示范性装置从而实现低成本。
权利要求
1.一种半导体装置，其包括高阈值及低阈值PMOS装置，其形成于N型区域上方，所述高阈值PMOS装置具有安置于 N-主体中的P+源极，且所述高阈值PMOS的漏极以及所述低阈值PMOS的源极及漏极形成于由N-缓冲物环绕的P-缓冲物中；高阈值及低阈值NMOS装置，其形成于P型区域中，所述高阈值NMOS装置具有安置于 P-主体中的N+源极，且所述高阈值NMOS的漏极以及所述低阈值NMOS的源极及漏极形成于由P-缓冲物环绕的N-缓冲物中，其中低阈值电压由低阈值晶体管的源极及漏极区域以及其相应的相反极性的环绕区域中的所述缓冲物建立。
2.根据权利要求1所述的半导体装置，其中所述源极、漏极、主体及缓冲物与栅极自对准，且每一源极或漏极由与所述源极或漏极的极性相反的极性的扩散区域环绕。
3.根据权利要求1所述的半导体装置，其中相同极性的所述高阈值与低阈值装置彼此串联，且一个高阈值装置的所述漏极连接到另一低阈值装置的所述源极。
4.根据权利要求2所述的半导体装置，其中控制端子将控制信号直接连接到所述高阈值装置中的一者的所述栅极，且反相器将反相的控制信号连接到另一高阈值装置。
5.根据权利要求2所述的半导体装置，其中所述高阈值装置与相同极性的低阈值电压装置串联连接，且一个低阈值装置的所述漏极连接到另一低阈值装置的所述源极且位于电流或电压源与两个高阈值电压晶体管之间。
6.根据权利要求2所述的半导体装置，其中所述高阈值装置彼此并联连接，所述低阈值电压晶体管彼此串联且在一端处连接到所述高阈值电压晶体管的所述NMOS源极及所述 PMOS漏极且在另一端处连接到参考电压源。
7.根据权利要求6所述的半导体装置，其中所述高阈值电压晶体管的所述PMOS源极及所述NMOS漏极连接到电流或电压供应源。
8.根据权利要求1所述的半导体装置，其中所述四个晶体管与衬底结隔离，且相反极性的装置通过电介质彼此横向隔离。
9.根据权利要求8所述的半导体装置，其中所述电介质为场氧化物。
10.一种半导体装置，其包括低阈值PMOS装置，其形成于N型区域上方，所述低阈值PMOS的源极及漏极形成于由 N-区域环绕的P-区域中；低阈值NMOS装置，其形成于P型区域中，所述低阈值NMOS的源极及漏极形成于由P-区域环绕的N-区域中，及第一及第二衬底偏置产生器，其各自连接到所述低阈值装置中的一者以用于产生衬底偏置；用于在备用期间产生衬底偏置以减小泄漏电流的构件；其中低电压阈值由低阈值晶体管的源极及漏极区域以及其相应的相反极性的环绕区域建立。
11.根据权利要求10所述的半导体装置，其中两个装置的栅极连接到输入端子。
12.根据权利要求11所述的半导体装置，其中一个装置的漏极连接到另一装置的源极，且所述连接耦合到出口端子。
13.一种半导体装置，其包括 P型衬底；P-外延层，其位于P+衬底上；N型隔离层，其位于所述P-外延层上；P-扩散掩埋层，其位于所述N型隔离层上；P-直列式外延层，其位于所述N型隔离层及P-扩散层上方；高电压N-阱，其位于所述P-直列式外延层中；高阈值及低阈值PMOS装置，其形成于所述P-直列式外延层中的所述高电压N-阱中； 所述高阈值PMOS装置具有安置于N-主体中的P+源极，且所述高阈值PMOS的漏极以及所述低阈值PMOS的源极及漏极形成于由N-区域环绕的P-区域中； 高阈值及低阈值NMOS装置，其形成于所述P-直列式外延层中； 所述高阈值NMOS装置具有安置于P-主体中的N+源极，且所述高阈值NMOS的漏极以及所述低阈值NMOS的源极及漏极形成于由P-区域环绕的N-区域中。
14.根据权利要求13所述的半导体装置，其中所述四个装置与衬底结隔离，且相反极性的装置通过电介质彼此横向隔离。
15.根据权利要求14所述的半导体装置，其中所述电介质为场氧化物。
16.一种用于形成半导体装置高阈值及低阈值CMOS晶体管的方法，其包括 在第一极性的衬底上形成第一极性的外延层；形成场氧化物以界定用于相反极性的装置的装置区域； 在所述装置区域中的一些装置区域内侧形成第二极性的阱； 在其它装置区域内侧形成所述第一极性的阱； 在所述装置区域的表面上形成栅极；通过第一掩模掩蔽所述表面并用第一及第二极性的植入物对所述表面进行植入以分别形成用于第一极性高阈值晶体管的第一及第二极性的经重掺杂源极及主体区域；通过第二掩模掩蔽所述表面并用第二及第一极性的植入物对所述表面进行植入以分别形成用于第二极性高阈值晶体管的第二及第一极性的经重掺杂源极及主体区域；通过第三掩模掩蔽所述表面并用第一及第二极性的植入物对所述表面进行植入以形成用于所述第一极性的所述高阈值晶体管的由所述第二极性的缓冲区域环绕的漏极区域且形成用于所述第一极性的低阈值晶体管的由所述第二极性的缓冲区域环绕的源极及漏极区域；及通过第四掩模掩蔽所述表面并用第二及第一极性的植入物对所述表面进行植入以形成用于所述第二极性的所述高阈值晶体管的由所述第一极性的缓冲区域环绕的漏极区域且形成用于所述第二极性的低阈值晶体管的由所述第一极性的缓冲区域环绕的源极及漏极区域。
17.根据权利要求16所述的方法，其中使所述植入物与所述晶体管的所述栅极自对准。
18.根据权利要求16所述的方法，其包括在所述栅极的侧上形成侧壁间隔物并硅化所述源极及漏极区域的另一步骤。
19.根据权利要求18所述的方法，其包括用电介质层覆盖所述表面、在所述电介质层中蚀刻通孔以暴露漏极或源极区域、用金属覆盖所述表面并移除不想要的金属以提供第一金属触点与互连件层级的另一步骤。
20.根据权利要求18所述的方法，其包括用电介质层覆盖所述表面、在所述电介质层中蚀刻通孔以暴露所述第一层级金属触点与互连件中的一者或一者以上、用金属覆盖所述表面并移除不想要的金属以提供第二金属触点与互连件层级的另一步骤。
全文摘要
本发明涉及一种半导体装置(100)，其具有固持PMOS装置(110、112)的N-阱区域(18)及固持NMOS装置(114、116)的P型区域(14)。装置(110)及(114)具有高阈值，且装置(112)及(116)具有低阈值。所述PMOS装置通过所述N-阱(18)与衬底(10)结隔离，且所述NMOS装置通过N型层(13)与所述衬底隔离。场氧化物区域(20)横向隔离所述PMOS装置与所述NMOS装置。所述高阈值CMOS装置(110、114)将所述低阈值CMOS装置连接到相对轨道Vdd及Vss。控制端子(121)接通所述高阈值装置以使所述低阈值装置快速切换。在备用模式中，所述高阈值装置关断且存在非常低的泄漏电流。
文档编号H01L21/336GK102301483SQ201080006272
公开日2011年12月28日 申请日期2010年2月2日 优先权日2009年2月4日
发明者蔡军 申请人:飞兆半导体公司