专利名称：形成集成电路结构的方法
技术领域：
本发明涉及半导体元件的制造方法，特别涉及半导体鳍片及鳍式场效晶体管的制 造方法。
背景技术：
随着集成电路持续的缩小化(down-scaling)及对更快的集成电路运行速度的持 续需求，因此，业界发展出所谓的鳍式场效晶体管(FinFET)以获得更高的驱动电流与更小 的尺寸。鳍式场效晶体管具有增加的沟道宽度，该沟道包含形成于鳍片侧壁及上面表的沟 道。自从晶体管的驱动电流取决于沟道的宽度，因此该鳍式场效晶体管的驱动电流可被提升。为了最大化该鳍式场效晶体管的沟道宽度，该鳍式场效晶体管可包含许多鳍片， 所述多个鳍片的未端连结至同一源极及同一漏极。在传统工艺步骤中，形成该具有多个鳍 片的鳍式场效晶体管的方法包含形成多个彼此平行的鳍片、形成一栅极堆叠于所述多个鳍 片上、以及对所述多个鳍片的未端进行内连结至一源极区域及一漏极区域。此外，对所述多 个鳍片的未端进行内连结有两种方式。第一种方式是形成大的接触栓对所述多个鳍片的未 端进行连结；另一种方法为，利用外延方式成长一半导体材料，因此使得所述多个鳍片的未 端相连，构成块状源极及漏极区域。源极及漏极接触栓接续形成于该块状源极及漏极区域。 然而，上述方法的工艺成本过高且产量较低。
发明内容
为克服上述现有技术的缺陷，本发明提供一种形成集成电路结构的方法，包含提 供一半导体基板；提供一第一微影掩模、一第二微影掩模、及一第三微影掩模；形成一第一 掩模层于该半导体基板上，其中该第一掩模层的一图案利用该第一微影掩模所定义出；借 由该第一掩模层对该半导体基板进行一第一蚀刻以定义出一有源区域；形成一第二掩模层 于该半导体基板及该有源区域上，其中该第二掩模层的一图案利用该第二微影掩模所定义 出，且该第二掩模层包含多个彼此平行的掩模带；形成一第三掩模层于该第二掩模层之上， 其中该第三掩模层的一图案利用该第三微影掩模所定义出，且所述多个掩模带一中央部分 被一该第三掩模层的开口所暴露出，而所述多个掩模带的末端部分被该第三掩模层所遮 蔽；以及，借由该第三掩模层的开口对该半导体基板进行一第二蚀刻。本发明亦提供一种形成集成电路结构的方法，包含提供一半导体基板；对该半 导体基板进行一第一蚀刻以形成第一沟槽，其中该半导体基板的一区域是借由该第一沟槽 定义成一有源区域；将一第一介电材料填入该第一沟槽；形成多个彼此平行的掩模带直接 于该有源区域之上；以一掩模层覆盖所述多个掩模带的末端部分，其中所述多个掩模带的 一中央部分未被该掩模层所覆盖；借由所述多个掩模带的中央部分及该掩模层对该有源区 域进行一第二蚀刻以形成第二沟槽，其中直接位于所述多个掩模带的中央部分的该部分有 源区域形成多个个鳍片(fin)。
本发明还提供一种形成集成电路结构的方法，包含提供一半导体基板；形成一 绝缘层于该半导体基板上；形成一第一硬掩模于该绝缘层；该第一硬掩模及该绝缘层进行 一第一图形化步骤以形成多个彼此平行的第一沟槽，其中部分该半导体基板经由所述多个 第一沟槽被露出；将一第二硬掩模填入所述多个第一沟槽中；图形化该第一硬掩模以露出 部分该绝缘层；移除部分由该第一硬掩模所露出的绝缘层直到露出该半导体基板，形成第 二沟槽；移除该第一硬掩模及该第二硬掩模；以及，由该半导体基板所露出的部分外延生 长一半导体材料。根据本发明所述的实施例，本发明所述的形成集成电路结构的方法具有以下优 点。由于鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺 速率及产量，并可降低工艺成本。此外，在所得的结构中，该半导体鳍片彼此间具有比目前 微影技术所能达到的最小间距还小的间距，因此可在不增加该鳍式场效晶体管所占的芯片 面积的前题下，增加鳍式场效晶体管的沟道宽度。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合附图，作详细说明如下
图1至图15绘出一系列所使用的微影掩模、剖面结构图、或是结构俯视图，用以说 明本发明一实施例所述的鳍式场效晶体管的制造方法。图16至图20绘出一系列部分结构透视图，用以说明本发明另一实施例所述的鳍 式场效晶体管的制造方法。其中，附图标记说明如下10 第一微影掩模；12 图案；14 图案；16 虚线图案；20 基板；22 氮化硅层；M 非晶碳层；26 等离子体加强氧化层；28 氮氧化硅层；30 硬掩模；32 光致抗蚀剂；34 沟槽；36 有源区域；38 大间距有源区域；40、40， 绝缘区域；42 第二微影掩模；44 图案；45 第二硬掩模；
46 非晶碳层；
48 等离子体加强氧化层；50 氮氧化硅层；52 光致抗蚀剂；M 间隔层；58 掩模带；60 第三微影掩模；61 图案；62 光致抗蚀剂；64 开口；66 沟槽；68 鳍片；70 源极/漏极接触焊盘；72 栅极介电层；74 栅极电极；80 鳍式场效晶体管；120 绝缘层；122 第一硬掩模；124 沟槽；126 第二硬掩模；128 开口；Dl 深度；D2 深度；Pl 间距；以及P2 间距。
具体实施例方式有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提 供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施 例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。本发明提供 一新颖的方法来形成具有多个半导体鳍片的鳍式场效晶体管。在本发明实施例中，该工艺 方法的各阶段被绘出及说明。以下透过各种图示及例式说明本发明优选实施例的制造过程。在本发明各种不同 的各种实施例和图示中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另 一材料层或基板之上时，其可以是直接位于其表面上或另外插入有其他中介层。在本发明第一实施例中，使用三个微影掩模来形成鳍式场效晶体管的半导体鳍片 及源极及漏极区域(之后以源极/漏极区域表示)。该第一微影掩模被用来定义出该鳍式 场效晶体管的有源区域，其中该有源区域包含该源极/漏极区域及鳍片(半导体鳍片)，用 以形成该鳍式场效晶体管的沟道区域。该第二微影掩模用来定义该鳍片的图案，而该第三微影掩模用来定义该鳍片的边界。图1至图5B绘出使用该第一微影掩模来形成该鳍式场效晶体管的有源区域。请 参照图1，为该第一微影掩模10的示意图，该第一微影掩模10包含用以形成该鳍式场效晶 体管的有源区域的图案12，以及用以形成一大间距有源区域的图案14。该虚线16是指出 之后使用第二微影掩模所形成的图案的位置。因此，在该第一微影掩模10中，不包含该虚 线16所指出的图形。请参照图2，绘出一具有基板20及形成于其上的膜层的半导体芯片的剖面结构 图，其中光致抗蚀剂32使用该第一微影掩模10所形成的。基板20之材质可为半导体材 料，例如硅、锗硅等，亦可为一块材基板或是一硅覆绝缘(SOI)基板。接着，形成一硬掩模 30于该基板20上。在一实施例中，该硬掩模30包含由不同材料所构成的多个膜层。举例 来说，一氮化硅层22可形成于该基板20之上。一焊盘氧化层(未显示)可视需要地形成 于该基板20及该氮化硅层22之间。一非晶碳层M可形成于该氮化硅层22之上。一等离 子体加强氧化层26 (可例如为使用PECVD所形成的氧化硅层)可形成于该非晶碳层M之 上。氮氧化硅层观可形成于该等离子体加强氧化层沈之上。该等离子体加强氧化层沈 及该氮氧化硅层观形成的目的是为了进行微影工艺，举例来说，可用来降低该光致抗蚀剂 层32 (形成于该等离子体加强氧化层沈及该氮氧化硅层观之上)对用来进行曝光的黄光 的反射率。该硬掩模30亦可包含其他额外的膜层(未显示)，例如一额外的非晶层可形成 于该氮氧化硅层观上、一额外的氮氧化硅层形成于该额外的非晶层上，和/或一额外的底 抗反射涂层(ARC)形成于该额外的氮氧化硅层上。根据本发明一实施例，膜层22、24、沈、及 28的厚度可分别约为700 K、400 A、150入、以及200 A。本领域技术人员可理解，本发明所 举例的尺寸仅为范例，本领域技术人员可理解到其他适合的尺寸亦可应用而获致优势。光致抗蚀剂32是用来进行图案化的，因此可定义出该鳍式场效晶体管的有源区 域及一大间距的有源区域。光致抗蚀剂32利用图1所示的第一微影掩模10进行曝光，因 此可将图案12及14由第一微影掩模10转移至该光致抗蚀剂32。接着，对该硬掩模30进行蚀刻以图案化该硬掩模30，举例来说，使用一等离子体 辅助干蚀刻。接着，移除该光致抗蚀剂32。所得的结构显示于图3。接着，使用该图案化硬 掩模30来图案化该基板20，得到沟槽34。当未被该硬掩模层30覆盖的区域被凹蚀时，该 基板20被该硬掩模30所覆盖的区域余留一非凹陷区域，形成有源区域36及大间距有源区 域38。所形成的沟槽34可环绕(就俯视图而言)该有源区域36及大间距有源区域38。该 沟槽34的深度Dl约介于IOOnm至300nm。请参照图4，移除该硬掩模30的一上部分。举例来说，该氮氧化层观、该等离子体 加强氧化层沈、及该非晶碳层M可以被移除，而氮化硅层22可余留在该有源区域36及38 之上。在其他实施例中，更多或更少的膜层会被移除。接着，将一介电材料填入该沟槽34 中，并进行化学机械研磨(CMP)以移除过量形成于该氮化硅层22的介电材料，余留一绝缘 区域40。所得的结构请参照图5A及图5B(图5A为一剖面结构图，而图5B为上视结构图。 在一实施例中，该绝缘区域40的材质可为旋转涂布介电(SOD)例如旋转涂布玻璃(SOG)，或 是其他介电材料例如氧化硅(举例来说，形成方式可为次常压化学气相沉积(SACVD))。请参照图6至图10B，为以该第二微影掩模作为光罩来形成鳍片。请参照图6为该 第二微影掩模42的示意图，其包含图案44 (对应至第一微影掩模10所示的虚线区域16 (请参照图1))。请参照图7，绘出以第二微影掩模42所形成的结构。在一实施例中，一包含非 晶碳层46 (作为虚置掩模层)、等离子体加强氧化层48、及氮氧化硅层50的第二硬掩模45 形成于图5A及图5B所示的结构上。利用第二微影掩模42形成光致抗蚀剂52并进行显 影。接着，对非晶碳层46、等离子体加强氧化层48、及氮氧化硅层50进行图案化，接着并移 除该余留的部分等离子体加强氧化层48及氮氧化硅层50，所得的结构请参照图8。在图7 及图8中，该第二微影掩模42的图案转移至该余留非晶碳层46 (该余留的非晶碳层46之 后称为非晶碳带46 (亦称为虚置带)。该非晶碳带带46的间距Pl可约小于lOOnm。在一 实施例中，间距Pl为目前集成电路形成技术上所能达到的最小间距。举例来说，在32nm工 艺上，所能达到的最小间距为lOOnm，因此该间距Pl接近或相等于lOOnm。接着，请参照图9，顺应性沉积方式形成一间隔层M。在一实施例中，该间隔层M 的形成方法可为原子层沉积技术(ALD)，具有高的膜层品质(即低的蚀刻速率)。该间隔层 54的厚度可小于该非晶碳带46间距Pl的一半或是1/3。请参照图10A，对该间隔层讨进行蚀刻(举例来说，可为一干蚀刻)，使得部分直 接位于非晶碳带46的该间隔层M被移除，因此露出该非晶碳带46。接着，移除该露出的 非晶碳带46(举例来说，可使用等离子体辅助灰化)，所得的结构请参照图10A。该间隔层 54的余留部分可用来作为后续微影工艺的蚀刻掩模，以掩模带58表示。值得注意的是，该 掩模带58的间距P2小于间距Pl (请参照图8)。借由调整该间隔层M的厚度(请参照图 9)及该非晶碳带46的厚度，该间距P2可被进一步调整为约该间距Pl的一半。由于该间 距Pl (非晶碳带46的间距)已几乎为目前微影技术所能达到的最小间距，因此间距P2进 一步小于目前微影技术所能达到的最小间距。在一实施例中，该最小间距为lOOnm，而该间 距P2约50nm。请参照图10B，为图10A所示结构的俯视图。请参照图11至图14B，绘出使用该第三微影掩模60来定义出该鳍式场效晶体管的 鳍片的边界。请参照图11，为该第三微影掩模60的示意图，其包含用以形成图12所示开 口 64的图案61。请参照图12，利用第三微影掩模60来形成光致抗蚀剂62。光致抗蚀剂 62形成于如图10A及图10B所示结构上，其中该光致抗蚀剂62具有一开口 64。借由该开 口 64，使得该掩模带58的中央部分被露出，而该掩模带58的末端部分则被光致抗蚀剂62 所覆盖。光致抗蚀剂62亦可称为掩模层。接着，使用该掩模带58及光致抗蚀剂62作为蚀刻掩模，将露出的氮化硅层22移 除，因此使得位于该氮化硅层22的基板20露出。接着，蚀刻该露出的基板20，形成沟槽 66。接着，移除该光致抗蚀剂62及该掩模带58，请参照图13 (绘出上述步骤所得的结构)， 于是获得鳍片68，其中该鳍片68为位于沟槽66间的基板20。该沟槽66的深度D2可约介 于20nm及200nm间。值得注意的是，深度Dl大于深度D2，如此可使得该鳍片68具有优选 的绝缘性。接着，请参照图14A，将一介电材料(其材质可与绝缘区域40的材质相同)填入 该沟槽66中，并随后进形一平坦化工艺(例如CMP)以移除位于沟槽外的该介电材料。所 得的绝缘区域标示为绝缘区域40’。请参照图14B，为图14A所示结构之俯视图。由该图可 知，该鳍片68及源极/漏极接触焊盘70形成于有源区域36内。该鳍片68的上表面及源 极/漏极接触焊盘70与该基板的原始上表面为同一水平面。此外，该鳍片68及源极/漏 极接触焊盘70构成一连续区域。该余留的氮化硅层22可以被移除。请参照图15，绘出该鳍式场效晶体管80的形成方法。该形成方法包含对介电区域40及40’进行凹蚀，使得该鳍片68的侧壁露出，并形成栅极介电层72及栅极电极74鳍片 68的表面及侧壁。其他额外的区域，例如阱区、源极及漏极延伸区域、源极/漏极区域、及源 极/漏极硅化层亦可被形成。上述单元的结构及形成方式是公知的，因此不在此赘述。该 源极/漏极区域形成于源极/漏极接触焊盘70内，而该源极/漏极硅化层形成于该源极/ 漏极接触焊盘70上(请参照图14B)。请参照图16至图20，绘出本发明第二实施例的一系列透视图。虽然该第二实施 例的制造流程与该第一实施例不同，在该第二实施例中，该源极/漏极接触焊盘70及鳍片 68的形成方式仍然与第一实施例相同，即该源极/漏极接触焊盘70持续与该鳍片68相连 (请参照图20)。除非特别说明，相同的符号代表相同的单元。此外，相同的膜层的材料及 详细工艺不再一次赘述。请参照图16，提供一基板20。接着，形成一绝缘层120及一第一硬掩模122于该基 板20之上。在一实施例中，绝缘层120的材质可为氧化硅，而该第一硬掩模122的材质可 为氮化硅。绝缘层120及该第一硬掩模122可以该第一微影掩模(未显示)进行图案化， 以在该绝缘层120及第一硬掩模122内形成沟槽124。沟槽124定义出之后所形成的鳍片 的形状及位置，该沟槽1 彼此互相平行。该沟槽124的间距可实质上与微影工艺所能达 到的最小距离相等，而亦可使用稍大的间距。请参照图17，接着借由一第二微影掩模(未显示)将一第二硬掩模1 填入该沟 槽124。接着，对第二硬掩模1 进行一平坦化工艺。接着，对该第一硬掩模122及第二硬 掩模126进行图形化，以形成一开口 128，并露出位于其下的部分绝缘层120。接着，请参照图18，利用一非等向性蚀刻(例如干蚀刻)对露出的部分绝缘层120 进行蚀刻，露出位于绝缘层下的基板20。接着，移除该第一硬掩模122及第二硬掩模126， 并余留该绝缘层120。该第一硬掩模122及第二硬掩模1 的移除方法可为等向性蚀刻，例 如一湿蚀刻。该基板20为于该第二硬掩模1 下的部分借由该蚀刻而被露出。接着，进行 一外延工艺以由露出的基板20表面成长一半导体材料(例如硅、硅锗等)，所得的结构如图 19所示。请参照图20，对该绝缘层120进行凹蚀，使得该鳍片68及源极/漏极接触焊盘70 突出该余留绝缘层120(即该绝缘区域)的上表面。接着，形成一鳍式场效晶体管，即形成 一栅极介电层及一栅极电极于该鳍片68的上表面及侧壁、以及形成源极/漏极区域及源极 /漏极硅化层(未显示)于该源极/漏极接触焊盘70，所得的结构请参照图15。在该第二实施例，虽然第一硬掩模122及第二硬掩模126以单层表示，所述多个膜 层亦可为具有多个膜层的硬掩模，如图2所示的硬掩模30及图7所示的硬掩模45。综合 上述，依据本发明所述的形成集成电路结构的方法，该鳍片68彼此的间距可以进一步被降 低，举例来说，可小于目前微影技术所能达到的最小间距的一半。由于本发明使用具有多个 膜层的硬掩模于鳍片的形成上，其可使得所得的鳍片具有更清楚的轮廓。根据本发明所述的实施例，本发明所述的形成集成电路结构的方法具有以下优 点。由于鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺 速率及产量，并可降低工艺成本。此外，在所得的结构中，该半导体鳍片彼此间具有比目前 微影技术所能达到的最小间距还小的间距，因此可在不增加该鳍式场效晶体管所占的芯片 面积的前题下，增加鳍式场效晶体管的沟道宽度。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本 领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的 保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种形成集成电路结构的方法，包含 提供一半导体基板；提供一第一微影掩模、一第二微影掩模、及一第三微影掩模；形成一第一掩模层于该半导体基板上，其中该第一掩模层的一图案利用该第一微影掩 模所定义出；借由该第一掩模层对该半导体基板进行一第一蚀刻以定义出一有源区域； 形成一第二掩模层于该半导体基板及该有源区域上，其中该第二掩模层的一图案利用 该第二微影掩模所定义出，且该第二掩模层包含多个彼此平行的掩模带；形成一第三掩模层于该第二掩模层之上，其中该第三掩模层的一图案利用该第三微影 掩模所定义出，且所述多个掩模带一中央部分被一该第三掩模层的一开口所暴露出，而所 述多个掩模带的末端部分被该第三掩模层所遮蔽；以及借由该第三掩模层的开口对该半导体基板进行一第二蚀刻。
2.如权利要求1所述的形成集成电路结构的方法，在该第二蚀刻步骤后，直接位于所 述多个掩模带的中央部分的该部分有源区域形成多个个鳍片，且该被第三掩模层所覆盖的 有源区域的末端部分形成源极/漏极接触焊盘于该鳍片的两侧，且该源极/漏极接触焊盘 与该鳍片构成一连续的区域。
3.如权利要求1所述的形成集成电路结构的方法，其中该第一掩模层为一硬掩模，该 硬掩模包含一非晶碳层；一氧化层位于该非晶碳层上；以及 一氮氧化层位于该氧化层上。
4.如权利要求1所述的形成集成电路结构的方法，其中该形成该第二掩模层的步骤包 含形成一虚置硬掩模层；图形化该虚置硬掩模层产生虚置带； 形成一间隔层于该虚置带的上表面及侧壁之上； 移除直接位于该虚置带上表面的部分间隔层；以及移除该虚置带，其中位于该虚置带侧壁的部分该间隔层是未被移除的，以形成所述多 个掩模带。
5.一种形成集成电路结构的方法，包含 提供一半导体基板；对该半导体基板进行一第一蚀刻以形成多个第一沟槽，其中该半导体基板的一区域借 由该第一沟槽定义成一有源区域；将一第一介电材料填入该第一沟槽； 形成多个彼此平行的掩模带直接于该有源区域之上；以一掩模层覆盖所述多个掩模带的末端部分，其中所述多个掩模带的一中央部分未被 该掩模层所覆盖；借由所述多个掩模带的中央部分及该掩模层对该有源区域进行一第二蚀刻以形成多 个第二沟槽，其中直接位于所述多个掩模带的中央部分的该部分有源区域形成多个个鳍
6.如权利要求5所述的形成集成电路结构的方法，在进行该第二蚀刻步骤前，更包含 形成一额外的掩模层于该半导体基板上；以及图形化该额外的掩模层以形成该第一沟槽，其中形成该额外的掩模层的步骤包含 形成一非晶碳层；形成一氧化层位于该非晶碳层上；以及 形成一氮氧化层位于该氧化层上。
7.如权利要求5所述的形成集成电路结构的方法，其中该形成所述多个掩模带的步骤 包含形成一虚置硬掩模层； 图形化该虚置硬掩模层产生虚置带； 形成一间隔层于该虚置带的上表面及侧壁之上； 移除直接位于该虚置带上表面的部分间隔层；以及移除该虚置带，其中位于该虚置带侧壁的部分该间隔层是未被移除的，以形成所述多 个掩模带。
8.如权利要求5所述的形成集成电路结构的方法，其中该掩模层包含一开口，由该开 口露出所述多个掩模带的中央部分，且在由该第三掩模层侧的俯视图中，该开口与所述多 个掩模带交叉。
9.一种形成集成电路结构的方法，包含 提供一半导体基板；形成一绝缘层于该半导体基板上； 形成一第一硬掩模于该绝缘层；对该第一硬掩模及该绝缘层进行一第一图形化步骤以形成多个彼此平行的第一沟槽， 其中部分该半导体基板经由所述多个第一沟槽被露出； 将一第二硬掩模填入所述多个第一沟槽中； 图形化该第一硬掩模以露出部分该绝缘层；移除部分由该第一硬掩模所露出的绝缘层直到露出该半导体基板，形成第二沟槽；移除该第一硬掩模及该第二硬掩模；以及由该半导体基板所露出的部分外延生长一半导体材料。
10.如权利要求9所述的形成集成电路结构的方法，其中该半导体材料包含半导体鳍 片于该第一多个沟槽中、及源极/漏极接触焊盘于该第二沟槽中，其中该半导体鳍片的两 侧与该源极/漏极接触焊盘相连。
全文摘要
本发明提供一种形成集成电路结构的方法，该方法包含提供半导体基板；提供第一、第二、及第三微影掩模；形成第一掩模层于该半导体基板上；借由该第一掩模层对该半导体基板进行第一蚀刻以定义出有源区域；形成第二掩模层于该半导体基板及该有源区域上；形成第三掩模层于该第二掩模层之上，其中该第三掩模层的图案利用该第三微影掩模所定义出，且所述多个掩模带中央部分被该第三掩模层的开口所暴露出，而所述多个掩模带的末端部分被该第三掩模层所遮蔽；以及，借由该第三掩模层的开口对该半导体基板进行第二蚀刻。本发明的鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺速率及产量，并可降低工艺成本。
文档编号H01L21/28GK102054705SQ20101052117
公开日2011年5月11日 申请日期2010年10月22日 优先权日2009年10月27日
发明者张长昀, 李宗霖, 谢铭峯 申请人:台湾积体电路制造股份有限公司