专利名称：基于双应力薄膜技术的半导体器件的利记博彩app
技术领域：
本发明涉及半导体技术，特别涉及一种基于双应力薄膜技术的半导体器件的利记博彩app。
背景技术：
随着半导体制造技术的发展，双应力薄膜(dual stress liner)技术得到了广泛的应用，其可提高半导器件的响应速率，同时降低半导体器件的功耗。图1 图14为现有技术中基于双应力薄膜技术的半导体器件的利记博彩app的过程剖面示意图，该方法主要包括步骤101，参见图1，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、 P阱1003以及浅沟槽隔离区(STI) 1004。首先，采用双阱工艺来定义N型金属氧化物半导体(NMOQ管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱1002和P阱1003。然后，通过光刻以及刻蚀等工艺，在半导体衬底1001上形成STI 1004，用于电绝缘所形成的NMOS管和PMOS管的有源区。步骤102，参见图2，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极1005，在N阱1002上方形成PMOS管的栅极1006，在STI 1004上方形成NMOS管和PMOS管重叠区域的栅极1007， 其中位于STI 1004上的栅极1007直接与STI 1004接触。另外，对NMOS管、PMOS管和二者重叠区域的位置进行清楚地说明图2A中圆环11 所示区域为PMOS管的区域，圆环13所示区域为NMOS管的区域，圆环11和圆环13重合的区域12为NMOS管和PMOS管重叠区域。步骤103，参见图3，进行轻掺杂漏(LDD)注入，在NMOS管栅极1005两侧的半导体衬底1001上形成轻掺杂漏极1008和轻掺杂源极1009。注入的离子为N型元素，例如磷或砷。在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏电流出现的可能性，如LDD注入。步骤104，参见图4，进行LDD注入，在PMOS管栅极1006两侧的半导体衬底1001 上形成轻掺杂漏极1010和轻掺杂源极1011。注入的离子为P型元素，例如硼或铟。步骤105，参见图5，在半导体衬底1001表面依次沉积二氧化硅(SiO2)和氮化硅 (Si3N4)，并采用干法刻蚀工艺刻蚀晶片表面的氮化娃，采用湿法刻蚀工艺刻蚀晶片表面的二氧化硅，在NMOS管的栅极1005两侧、PMOS管的栅极1006两侧，重叠区域的栅极1007两侧形成侧壁层1012。
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其中，侧壁层1012包括第一侧壁层和第二侧壁层，第一侧壁层为刻蚀后的二氧化硅，第二侧壁层为刻蚀后的氮化硅。侧壁层1012可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通， 即注入的杂质发生扩散从而产生漏电流。步骤106，参见图6，以NMOS管的栅极1005两侧的侧壁层1012作为掩膜进行离子注入，从而形成NMOS管的漏极1013和源极1014。注入的离子为N型元素，例如磷或砷，N型离子注入后形成的结深比进行LDD注入后形成的结深略大。需要说明的是，由于侧壁层1012可作为栅极1005的保护层，因此注入的离子难以进入栅极，从而仅对栅极两侧的半导体衬底1001实现了注入，并最终形成漏极1013和源极 1014。步骤107，参见图7，以PMOS管的栅极1006两侧的侧壁层1012作为掩膜进行离子注入，从而形成PMOS管的漏极1015和源极1016。注入的离子为P型元素，例如硼或铟，P型离子注入后形成的结深进行LDD注入后形成的结深略大。步骤108，参见图8，实施硅化物工艺，就是沉积镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，由于这些金属可以与硅反应，但是不会与硅氧化物如二氧化硅(SiO2)或硅氮化物如氮化硅(Si3N4)等反应，所以只会在露出的栅极1005、栅极1006、栅极1007表面或者半导体衬底1000表面，硅与沉积的金属反应形成金属硅化物1017。步骤109，参见图9，沉积具有张应力的刻蚀停止层1018，接着在具有张应力的刻蚀停止层1018的表面沉积硬掩膜氧化层1019，然后在硬掩膜氧化层1019的表面涂布第一光阻胶层1020，并曝光显影图案化第一光阻胶层1020，使得图案化的第一光阻胶层1020的开口暴露出图中左侧的PMOS结构，同时覆盖图中右侧的NMOS结构。即图案化的第一光阻胶层1020的开口暴露出图中左侧的硬掩膜氧化层1019，但覆盖图中右侧的硬掩膜氧化层 1019。具有张应力的刻蚀停止层1018的主要成分为氮化硅。步骤110，参见图10，首先以图案化的第一光阻胶层1020为掩膜，对暴露出的左侧的PMOS之上的硬掩膜氧化层1019进行刻蚀，由于硬掩膜氧化层1019与具有张应力的刻蚀停止层1018在刻蚀时具有很高的选择比，所以刻蚀在具有张应力的刻蚀停止层1018终止， 这时，右侧的NMOS之上的硬掩膜氧化层1019由于之前被图案化的第一光阻胶层1020覆盖，所以右侧的硬掩膜氧化层1019仍然保留，接着采用光阻胶灰化(ashing)的方法，将第一光阻胶层1020去除，最后以右侧的硬掩膜氧化层1019为硬掩膜，对左侧的PMOS之上的具有张应力的刻蚀停止层1018进行去除。其中，硬掩膜氧化层1019的材料为氧化硅，采用化学气相沉积的方法形成，例如采用正硅酸乙酯-臭氧方法进行等离子增强方式(PlasmaEnhanced TEOS, PETE0S)的沉积，或者等离子增强型化学气相沉积(PECVD)，或者深高宽比的亚大气压制程化学气相沉积 (HARP-CVD)等。硬掩膜氧化层1019作为刻蚀具有张应力的刻蚀停止层1018的硬掩膜，否则如果将左侧的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018都刻蚀完成之后，再去除第一光阻胶层1020，这时左侧下层的金属硅化物1017在左侧具有张应力的刻蚀停止层1018 剥离之后就显露出来，而灰化去除光阻胶层1020的时候是需要氧气进行去除的，氧气与金属硅化物1017 —旦接触，就会将金属硅化物1017氧化，这是制程中所不允许的。所以在将左侧的硬掩膜氧化层1019去除之后，需要先将第一光阻胶层1020去除，再以右侧的硬掩膜氧化层1019为硬掩膜去除左侧的具有张应力的刻蚀停止层1018。可见，本步骤执行完毕后，硬掩膜氧化层1019和具有张应力的刻蚀停止层1018覆盖在NMOS管表面，还覆盖在NMOS管和PMOS管重叠区域中靠近NMOS管一侧的侧壁层(图中栅极右侧表面的侧壁层)以及NMOS管和PMOS管重叠区域的栅极1007上表面中靠近NMOS 管的区域，较佳地，硬掩膜氧化层1019和具有张应力的刻蚀停止层1018覆盖在栅极1007 上表面的区域占栅极1007上表面面积的1/2。步骤111，参见图11，沉积具有压应力的刻蚀停止层1021，接着在具有压应力的刻蚀停止层1021表面涂布第二光阻胶层1022，并曝光显影图案化该第二光阻胶层1022，使得图案化的第二光阻胶层1022的开口暴露出图右侧的具有压应力的刻蚀停止层1021，同时覆盖左侧的具有压应力的刻蚀停止层1021。即图案化的第二光阻胶层1022的开口暴露出图右侧的NMOS管结构，同时覆盖左侧的PMOS管结构。具有压应力的刻蚀停止层1021的主要成分为氮化硅。步骤112，参见图12，以图案化的第二光阻胶层1022为掩膜，对暴露出的右侧具有压应力的刻蚀停止层1021进行刻蚀，将右侧具有压应力的刻蚀停止层1018去除，然后去除第二光阻胶层1022。需要说明的是，在上述步骤109至111中，最终分别在NMOS管之上形成具有张应力的刻蚀停止层1018，在PMOS管之上形成具有压应力的刻蚀停止层1021，在NMOS管和PMOS管的重叠区域既有具有张应力的刻蚀停止层1018，又有具有压应力的刻蚀停止层 1021，这样，就可向NMOS管的沟道施加张应力，增大NMOS管沟道中载流子的迁移率，可向 PMOS管的沟道施加压应力，增大PMOS管沟道中载流子的迁移率，以达到提高响应速率并减少功耗的目的。步骤113，参见图13，沉积介质层1023。步骤114，参见图14，对介质层1023进行刻蚀，形成接触孔。其中，当在PMOS管表面的介质层1023中形成第一接触孔IOM时，还进一步对介质层1023之下的具有压应力的刻蚀停止层1021进行刻蚀。当在NMOS管表面的介质层1023 中形成第二接触孔1025时，还进一步对介质层1023之下的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀。当在NMOS管和PMOS管的重叠区域的介质层1023中形成第三接触孔10 时，进一步对NMOS管表面介质层1023之下的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀，同时，还对PMOS管表面介质层1023之下的具有压应力的刻蚀停止层1021进行刻蚀。至此，本流程结束。然而，如图14所示，重叠区域中的栅极1007之上具有压应力的刻蚀停止层1021 的上表面与栅极1007表面的距离为a，重叠区域中的栅极1007之上硬掩膜氧化层1019的上表面与栅极1007表面的距离为b，距离a相当于在距离b的基础上还叠加了左侧的具有压应力的刻蚀停止层1021上表面与栅极1006表面的距离c，因此，距离a和b之间具有比较大的差异。再者，当形成第三接触孔10 时，既需要对栅极1007之上具有压应力的刻蚀停止层1021进行刻蚀，同时又需要对栅极1007之上硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀，但是重叠区域内具有压应力的刻蚀停止层1021与硬掩膜氧化层1019的上表面之间存在比较大的差异，有可能当右侧的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018被刻蚀至金属硅化物1017的表面时，左侧具有压应力的刻蚀停止层1021还未被刻蚀至金属硅化物1017的表面，这样，当左侧具有压应力的刻蚀停止层 1021被刻蚀至金属硅化物1017的表面时，右侧已刻蚀至金属硅化物1017中甚至可能刻蚀至栅极1007表面，造成了金属硅化物1017的损伤，可能导致制成的半导体器件产生漏电流 (leakage)0
发明内容
有鉴于此，本发明提供一种基于双应力薄膜技术的半导体器件的利记博彩app，能够避免产生漏电流。为达到上述目的，本发明的技术方案是这样实现的一种基于双应力薄膜技术的半导体器件的利记博彩app，在P型金属氧化物半导体 PMOS管和N型金属氧化物半导体NMOS管的栅极表面、NMOS管和PMOS管重叠区域的栅极表面和半导体衬底表面形成金属硅化物后，在NMOS管的栅极的金属硅化物表面、栅极两侧的侧壁层表面、半导体衬底的金属硅化物表面、NMOS管和PMOS管重叠区域的靠近NMOS管的侧壁层以及NMOS管和PMOS管重叠区域中栅极的金属硅化物表面中靠近NMOS管的区域依次形成具有张应力的刻蚀停止层和硬掩膜氧化层，在PMOS管的栅极的金属硅化物表面、 栅极两侧的侧壁层表面、半导体衬底的金属硅化物表面、NMOS管和PMOS管重叠区域的靠近 PMOS管的侧壁层以及NMOS管和PMOS管重叠区域中栅极的金属硅化物表面中靠近PMOS管的区域形成具有压应力的刻蚀停止层；该方法还包括对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面；沉积介质层，并对介质层进行刻蚀形成接触孔。所述具有张应力的刻蚀停止层为具有张应力的氮化硅。所述具有压应力的刻蚀停止层为具有压应力的氮化硅。所述对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀的方法包括形成光阻胶层，光阻胶层的上表面高于NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层的上表面；对光阻胶层进行灰化，灰化后的光阻胶层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面；对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，并刻蚀至光阻胶层的上表面；去除光阻胶层。形成光阻胶层之前，该方法进一步包括在光阻胶层之下形成底部抗反射涂层 BARC ；去除光阻胶层之后，该方法进一步包括去除所述BARC。所述重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面与重合区域中的栅极上表面之间距离大于40纳米、且小于120纳米。当所述接触孔位于PMOS管表面的介质层中时，进一步对介质层之下的具有压应力的刻蚀停止层进行刻蚀；当所述接触孔位于NMOS管表面的介质层中时，进一步对介质层之下的硬掩膜氧化层和具有张应力的刻蚀停止层进行刻蚀；当所述接触孔位于NMOS管和PMOS管重叠区域的介质层中时，进一步对NMOS管表面介质层之下的硬掩膜氧化层和具有张应力的刻蚀停止层进行刻蚀，还进一步对PMOS管表面介质层之下的具有压应力的刻蚀停止层进行刻蚀。在本发明所提供的一种基于双应力薄膜技术的半导体器件的利记博彩app中，对NMOS 管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，使得刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面， 这样，由于重叠区域内具有压应力的刻蚀停止层与硬掩膜氧化的上表面之间的高度差异比较小，当具有压应力的刻蚀停止层被刻蚀至金属硅化物的表面时，具有张应力的刻蚀停止层也基本被刻蚀至金属硅化物的表面，而具有张应力的刻蚀停止层不可能被刻蚀至金属硅化物中甚至被刻蚀至栅极表面，从而避免了金属硅化物的损伤，因此避免了制成的半导体器件产生漏电流(leakage)。
图1 图14为现有技术中基于双应力薄膜技术的半导体器件的利记博彩app的过程剖面示意图。图15为本发明所提供的一种基于双应力薄膜技术的半导体器件的利记博彩app的流程图。图16 图32为本发明所提供的一种基于双应力薄膜技术的半导体器件的利记博彩app的实施例的过程剖面示意图。
具体实施例方式为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明所述方案作进一步地详细说明。本发明的核心思想为对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，使得刻蚀后的具有压应力的刻蚀停止层的上表面略高于重叠区域中硬掩膜氧化层的上表面，从而减小了重叠区域内具有压应力的刻蚀停止层与硬掩膜氧化的上表面之间的高度差异，当具有压应力的刻蚀停止层被刻蚀至金属硅化物的表面时，具有张应力的刻蚀停止层不可能被刻蚀至金属硅化物中甚至被刻蚀至栅极表面，从而避免了金属硅化物的损伤，因此避免了制成的半导体器件产生漏电流(leakage)。图15为本发明所提供的一种基于双应力薄膜技术的半导体器件的利记博彩app的流程图。如图15所示，该方法包括以下步骤步骤1，对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面。步骤2，沉积介质层，并对介质层进行刻蚀形成接触孔。至此，本流程结束。下面通过一个实施例对本发明的技术方案进行详细说明。图16 图32为本发明所提供的一种基于双应力薄膜技术的半导体器件的利记博彩app的实施例的过程剖面示意图，该方法主要包括步骤201，参见图16，提供一半导体衬底1001，在半导体衬底1001上形成N阱 1002、P阱1003以及浅沟槽隔离区(STI) 1004。步骤202，参见图17，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极1005，在N阱1002上方形成PMOS管的栅极1006，在STI 1004上方形成NMOS管和PMOS管重叠区域的栅极1007， 其中位于STI 1004上的栅极1007直接与STI 1004接触。图17中圆环11所示区域为PMOS管的区域，圆环13所示区域为NMOS管的区域， 圆环11和圆环13重合的区域12为NMOS管和PMOS管重叠区域。步骤203，参见图18，进行轻掺杂漏(LDD)注入，在NMOS管栅极1005两侧的半导体衬底1001上形成轻掺杂漏极1008和轻掺杂源极1009。步骤204，参见图19，进行LDD注入，在PMOS管栅极1006两侧的半导体衬底1001 上形成轻掺杂漏极1010和轻掺杂源极1011。步骤205，参见图20，在NMOS管的栅极1005两侧、PMOS管的栅极1006两侧，重叠区域的栅极1007两侧形成侧壁层1012。步骤206，参见图21，以NMOS管的栅极1005两侧的侧壁层1012作为掩膜进行离子注入，从而形成NMOS管的漏极1013和源极1014。步骤207，参见图22，以PMOS管的栅极1006两侧的侧壁层1012作为掩膜进行离子注入，从而形成PMOS管的漏极1015和源极1016。步骤208，参见图23，实施硅化物工艺，就是沉积镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，在露出的栅极1005、栅极1006、栅极1007表面和半导体衬底1000表面，硅与沉积的金属反应形成金属硅化物1017。步骤209，参见图24，沉积具有张应力的刻蚀停止层1018，接着在具有张应力的刻蚀停止层1018的表面沉积硬掩膜氧化层1019，然后在硬掩膜氧化层1019的表面涂布第一光阻胶层1020，并曝光显影图案化第一光阻胶层1020，使得图案化的第一光阻胶层1020的开口暴露出图中左侧的PMOS结构，同时覆盖图中右侧的NMOS结构。具有张应力的刻蚀停止层1018的主要成分为氮化硅。
步骤210，参见图25，首先以图案化的第一光阻胶层1020为掩膜，对暴露出的左侧的硬掩膜氧化层1019进行刻蚀，由于硬掩膜氧化层1019与具有张应力的刻蚀停止层1018 在刻蚀时具有很高的选择比，所以刻蚀在具有张应力的刻蚀停止层1018终止，这时，右侧的硬掩膜氧化层1019由于之前被图案化的光阻胶层1020覆盖，所以右侧的硬掩膜氧化层 1019仍然保留，接着采用光阻胶灰化(ashing)的方法，将第一光阻胶层1020去除，最后以右侧的硬掩膜氧化层1019为硬掩膜，对左侧的具有张应力的刻蚀停止层1018进行去除。步骤211，参见图26，沉积具有压应力的刻蚀停止层1021，接着在具有压应力的刻蚀停止层1021表面涂布第二光阻胶层1022，并曝光显影图案化该第二光阻胶层1022，使得图案化的第二光阻胶层1022的开口暴露出图右侧的具有压应力的刻蚀停止层1021，同时覆盖左侧的具有压应力的刻蚀停止层1021。即图案化的第二光阻胶层1022的开口暴露出图右侧的NMOS管结构，同时覆盖左侧的PMOS管结构。具有压应力的刻蚀停止层1021的主要成分为氮化硅。步骤212，参见27，以图案化第二光阻胶层1022为掩膜，对暴露出的右侧具有压应力的刻蚀停止层1021进行刻蚀，将右侧具有压应力的刻蚀停止层1018去除，然后去除第二光阻胶层1022。上述步骤201至212与现有技术相同，可参考背景技术部分步骤101至112的相关描述，此处不予赘述。步骤213，图观，涂布第三光阻胶层2001，第三光阻胶层2001的上表面高于重叠区域中具有压应力的刻蚀停止层1021的上表面。另外，在涂布第三光阻胶层2001之前，还可进一步涂布底部抗反射涂层(BARC) (图未示出)。步骤214，图29，对第三光阻胶层2001进行灰化，灰化后的第三光阻胶层2001的上表面低于重叠区域中具有压应力的刻蚀停止层1021的上表面、且略高于重叠区域中硬掩膜氧化层1019的上表面、且略高于左侧的PMOS管中具有压应力的刻蚀停止层1021的上表面。步骤215，图30，对重叠区域中具有压应力的刻蚀停止层1021进行干法刻蚀，并刻蚀至第三光阻胶层2001的上表面，然后对第三光阻胶层2001进行灰化，将对第三光阻胶层 2001完全去除。可见，刻蚀后的具有压应力的刻蚀停止层1021的上表面略高于重叠区域中硬掩膜氧化层1019的上表面。进一步地，若在步骤213中包括涂布BARC的步骤，则在此步骤中还需将BARC去除，去除的方法可采用现有技术的方法。步骤216，图31，沉积介质层1023。本步骤与现有技术相同。步骤217，图32，对介质层1023进行刻蚀，形成接触孔。其中，当在PMOS管表面的介质层1023中形成第一接触孔IOM时，还进一步对介质层1023之下的具有压应力的刻蚀停止层1021进行刻蚀。当在NMOS管表面的介质层1023 中形成第二接触孔1025时，还进一步对介质层1023之下的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀。当在NMOS管和PMOS管的重叠区域的介质层1023中形成第三接触孔10 时，进一步对NMOS管表面介质层1023之下的硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀，同时，还对PMOS管表面介质层1023之下的具有压应力的刻蚀停止层1021进行刻蚀。可见，如图32所示，刻蚀后的具有压应力的刻蚀停止层1021的上表面略高于重叠区域中硬掩膜氧化层1019的上表面，也就是说，距离a略大于距离b，较佳地，距离a大于 40纳米、且小于120纳米。相比于现有技术，距离a与距离b之间的差异大大地缩小了。当形成第三接触孔10 时，既需要对栅极1007之上具有压应力的刻蚀停止层 1021进行刻蚀，同时又需要对栅极1007之上硬掩膜氧化层1019和具有张应力的刻蚀停止层1018进行刻蚀，由于重叠区域内具有压应力的刻蚀停止层1021与硬掩膜氧化层1019的上表面之间存在比较小的差异，这样，当左侧具有压应力的刻蚀停止层1021被刻蚀至金属硅化物1017的表面时，右侧的具有张应力的刻蚀停止层1018也基本被刻蚀至金属硅化物 1017的表面，右侧具有张应力的刻蚀停止层1018不可能被刻蚀至金属硅化物1017中甚至被刻蚀至栅极1007表面，从而避免了金属硅化物1017的损伤，因此避免了制成的半导体器件产生漏电流(leakage)。至此，本流程结束。根据本发明所提供的技术方案，对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面，这样，由于重叠区域内具有压应力的刻蚀停止层与硬掩膜氧化的上表面之间的高度差异比较小，当具有压应力的刻蚀停止层被刻蚀至金属硅化物的表面时，具有张应力的刻蚀停止层也基本被刻蚀至金属硅化物的表面，而具有张应力的刻蚀停止层不可能被刻蚀至金属硅化物中甚至被刻蚀至栅极表面， 从而避免了金属硅化物的损伤，因此避免了制成的半导体器件产生漏电流(leakage)。以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
1权利要求
1.一种基于双应力薄膜技术的半导体器件的利记博彩app，在P型金属氧化物半导体PMOS 管和N型金属氧化物半导体NMOS管的栅极表面、NMOS管和PMOS管重叠区域的栅极表面和半导体衬底表面形成金属硅化物后，在NMOS管的栅极的金属硅化物表面、栅极两侧的侧壁层表面、半导体衬底的金属硅化物表面、NMOS管和PMOS管重叠区域的靠近NMOS管的侧壁层以及NMOS管和PMOS管重叠区域中栅极的金属硅化物表面中靠近NMOS管的区域依次形成具有张应力的刻蚀停止层和硬掩膜氧化层，在PMOS管的栅极的金属硅化物表面、栅极两侧的侧壁层表面、半导体衬底的金属硅化物表面、NMOS管和PMOS管重叠区域的靠近PMOS管的侧壁层以及NMOS管和PMOS管重叠区域中栅极的金属硅化物表面中靠近PMOS管的区域形成具有压应力的刻蚀停止层；该方法还包括对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面；沉积介质层，并对介质层进行刻蚀形成接触孔。
2.根据权利要求1所述的方法，其特征在于，所述具有张应力的刻蚀停止层为具有张应力的氮化硅。
3.根据权利要求1所述的方法，其特征在于，所述具有压应力的刻蚀停止层为具有压应力的氮化硅。
4.根据权利要求1所述的方法，其特征在于，所述对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀的方法包括形成光阻胶层，光阻胶层的上表面高于NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层的上表面；对光阻胶层进行灰化，灰化后的光阻胶层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面；对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，并刻蚀至光阻胶层的上表面；去除光阻胶层。
5.根据权利要求4所述的方法，其特征在于，形成光阻胶层之前，该方法进一步包括 在光阻胶层之下形成底部抗反射涂层BARC ；去除光阻胶层之后，该方法进一步包括去除所述BARC。
6.根据权利要求4所述的方法，其特征在于，所述重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面与重合区域中的栅极上表面之间距离大于40纳米、且小于120内米。
7.根据权利要求1所述的方法，其特征在于，当所述接触孔位于PMOS管表面的介质层中时，进一步对介质层之下的具有压应力的刻蚀停止层进行刻蚀；当所述接触孔位于NMOS管表面的介质层中时，进一步对介质层之下的硬掩膜氧化层和具有张应力的刻蚀停止层进行刻蚀；当所述接触孔位于NMOS管和PMOS管重叠区域的介质层中时，进一步对NMOS管表面介质层之下的硬掩膜氧化层和具有张应力的刻蚀停止层进行刻蚀，还进一步对PMOS管表面介质层之下的具有压应力的刻蚀停止层进行刻蚀。
全文摘要
本发明公开了一种基于双应力薄膜技术的半导体器件的利记博彩app，对NMOS管和PMOS管重叠区域中具有压应力的刻蚀停止层进行刻蚀，使得重叠区域中刻蚀后的具有压应力的刻蚀停止层的上表面低于重叠区域中具有压应力的刻蚀停止层的刻蚀前的上表面、且高于重叠区域中硬掩膜氧化层的上表面、且高于PMOS管中具有压应力的刻蚀停止层的上表面。采用本发明公开的方法能够避免金属硅化物的损伤，因此避免了半导体器件产生漏电流。
文档编号H01L21/8238GK102456626SQ20101051262
公开日2012年5月16日 申请日期2010年10月20日 优先权日2010年10月20日
发明者王新鹏 申请人:中芯国际集成电路制造(上海)有限公司