专利名称：热电装置及其形成方法
技术领域：
本发明涉及集成电路芯片的冷却应用领域，特别涉及热电装置及其形成方法。
背景技术：
随着集成电路芯片功能的越来越强大，其所包含的电路结构也越来越庞大。相应地，集成电路芯片运行时所产生的热量也持续增加。集成电路芯片过热将导致其性能下降。 因此，如何对集成电路芯片进行冷却就成为了现今所关注的一个重要课题。对集成电路芯片进行冷却的一种常规方法是采用对流散热的风扇和散热片进行风冷冷却。然而，风冷冷却的工作方式会受到集成电路芯片实际应用的诸多限制。例如，在真空室或洁净室等对空气条件要求较严格的环境下，对集成电路芯片进行风冷冷却就不太适合。现有技术还经常采用的另一种冷却方法为液体冷却。液体冷却常被应用于大型或超大型计算机中的集成电路芯片冷却。但液体冷却由于其所需设备庞大且成本较高，也不适用于例如便携式电脑中的集成电路芯片冷却。为克服风冷和液体冷却的缺陷，现有技术研制出了一种热电致冷器(thermal electric cooling)。热电致冷器所基于的工作原理为珀尔贴(Peltier)效应。珀尔贴效应中，在两个不同的材料间施加直流电流会使得热量在这两种材料的结合处被吸收。现有技术的一种热电致冷器应用例如美国专利US7022553B2所揭示的，可以使用于叠层芯片(chip-on-chip)的封装结构中。参照图1所示，热电致冷器160包括第一金属层127、第二金属层1 及第一、第二金属层间的半导体材料层128。半导体材料层1 为多个N型和/或P型半导体构成的热电偶。热电致冷器160通过连接线133连接于芯片125A 上，其与芯片125A间通过绝缘层1 进行电隔离。若半导体材料层1 为P型半导体构成的热电偶，当热电致冷器160经由芯片125A获得的电流沿箭头170方向传输时，热电致冷器160对芯片125A吸热以进行冷却。而当电流沿箭头172方向传输时，热电致冷器160则可吸收热量对芯片125A加热。然而，上述热电致冷器是由单个热电偶对芯片进行冷却，需通过额外的连接线133 连接芯片以获得直流电流，如此就增加了封装结构的布线难度且冷却效果不佳。
发明内容
本发明提供一种热电装置，以克服现有技术热电致冷器效果不佳且需通过额外连接线获得电流而增加封装结构的布线难度的缺陷。为解决上述问题，本发明提供一种热电装置，包括半导体衬底；贯穿半导体衬底的多个隔离结构、以及分别位于隔离结构两侧的η型热电结构、ρ型热电结构，且所述ρ型热电结构与η型热电间隔排列；位于半导体衬底上表面的多个第一导电电极，位于半导体衬底下表面的多个第二导电电极；其中第一导电电极电连接相邻的η型热电结构与ρ型热电结构，第二导电电极电连接相邻的η型热电结构与ρ型热电结构，且第一导电电极和第二导电电极将所有的η型热电结构，ρ型热电结构串联。
可选的，所述η型热电结构的材料为η型SiGe，所述ρ型热电结构的材料为ρ型 SiGe0可选的，所述η型热电结构的材料包括两种η型热电材料的超晶格，所述P型热电结构的材料包括两种P型热电材料的超晶格。可选的，所述两种η型热电结构的材料包括η型Si和η型SiGe。可选的，所述两种ρ型热电结构的材料包括ρ型Si和ρ型SiGe。可选的，所述两种P型热电材料包括B4C和B9C。可选的，所述隔离结构材料为A1203、SiO2, Si3N4中的任意一种。可选的，所述热电装置还包括覆盖所述第一导电电极或第二导电电极的隔离层。可选的，所述隔离层表面外延有形成待冷却芯片的半导体基底或者所述隔离层表面外延有半导体基底。可选的，所述半导体基底为硅衬底、SOI衬底、氮化镓衬底或者砷化镓衬底。本发明还提供一种热电装置的形成方法，包括提供半导体衬底；形成贯穿所述半导体衬底的多个隔离结构；在隔离结构两侧形成贯穿半导体衬底η型热电结构，ρ型热电结构，且所述P型热电结构与η型热电间隔排列；在半导体衬底上表面形成多个第一导电电极，第一导电电极电连接相邻的η型热电结构与ρ型热电结构；在半导体衬底下表面形成多个第二导电电极，第二导电电极电连接相邻的η型热电结构与ρ型热电结构，且第一导电电极和第二导电电极将所有的η型热电结构，ρ型热电结构串联。可选的，隔离结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用隔离介质填平沟槽阵列的沟槽。可选的，所述隔离介质材料为A1203、SiO2, Si3N4中的任意一种。可选的，所述η型热电结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用η型热电材料填平沟槽阵列的沟槽。可选的，所述η型热电材料为η型SiGe或者η型Si。可选的，所述η型热电材料包括两种η型热电材料的超晶格。可选的，当η型热电材料包括两种η型热电材料的超晶格时，两种η型热电材料的超晶格膜层平行于沟槽侧壁。可选的，所述ρ型热电结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用P型热电材料填平沟槽阵列的沟槽。可选的，所述ρ型热电材料为ρ型SiGe、ρ型Si、ρ型B4C或者ρ型B9C。可选的，所述ρ型热电材料包括两种ρ型热电材料的超晶格。可选的，当ρ型热电材料包括两种ρ型热电材料的超晶格时，两种P型热电材料的
超晶格膜层平行于沟槽侧壁。与现有技术相比，本发明具有以下优点本发明提供了一种热电装置及其形成方法，其中热电装置通过常规的半导体工艺形成，且能够通过金属插塞实现驱动，不需要额外的连接线与集成电路芯片相连，结构简单；而且本热电装置能够将芯片置于热电装置冷却效果最佳位置，提高热电装置的工作效率，本发明的热电装置将多个η型热电结构与P型热电结构串联，进一步提高制冷效果，且能够灵活运用η型热电结构与ρ型热电结构个数，来实现小范围冷却或者大范围冷却。进一步的，本发明的热电装置的η型热电结构与P型热
5电结构选用了 η型超晶格结构和ρ型超晶格结构，提高冷却效率。本发明的形成方法能够采用较优工艺形成上述热电结构。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1是现有技术的一种热电致冷器的示意图；图2是本发明的热电装置一实施例示意图；图3是本发明热电装置应用于集成电路芯片致冷的一种实施例示意图；图4是本发明提供的热电装置形成方法一实施例流程示意图；图5至图16为本发明提供的热电装置形成方法一实施例过程示意图。
具体实施例方式在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。通过对现有技术热电致冷器应用的研究可以发现，现有技术在集成电路芯片封装时，将已成型的热电致冷器贴附于集成电路芯片上以实现对集成电路芯片的冷却。热电致冷器只能通过额外的连接线与集成电路芯片相连，来获得实现冷却所需的直流电流。如此， 需通过额外的连接线连接芯片以获得直流电流，如此就增加了封装结构的布线难度，进一步的，现有的热电致冷器的工作原理为珀尔贴效应，但在现有的热电致冷器中，芯片并不直接位于冷却效果最强的热电致冷器的侧面，因此致冷效果也不佳。为此，本发明的发明人考虑到现今已出现了以硅基板代替PCB板进行集成电路芯片封装的技术，想到了在硅基板中形成热电装置，并通过硅基板内部的硅沟槽连接热电装置与集成电路芯片，且集成电路芯片位于冷却效果最强的热电致冷器的上方，本发明还将多个热电结构串联，灵活的选择热电结构个数，使得本发明提供的热电装置适应力强。图2示出了本发明热电装置一实施例，包括半导体衬底100 ；贯穿半导体衬底 100的多个隔离结构203、以及分别位于隔离结构203两侧的η型热电结构201、ρ型热电结构202，且所述ρ型热电结构202与η型热电结构201间隔排列；位于半导体衬底100上表面的多个第一导电电极140，位于半导体衬底100下表面的多个第二导电电极170 ；其中第一导电电极140电连接相邻的η型热电结构201与ρ型热电结构202，第二导电电极170电连接相邻的η型热电结构201与ρ型热电结构202，且第一导电电极140和第二导电电极 170将所有的η型热电结构201，ρ型热电结构202串联。具体地，所述ρ型热电结构202与η型热电结构201可以为单一覆层、两层堆叠结构或者超晶格结构。
在一实施例中，当ρ型热电结构202与η型热电结构201为单一覆层，所述η型热电结构201的材料为η型SiGe，η型Si ；所述ρ型热电结构202的材料为ρ型SiGe，ρ型 Si，ρ 型 B4C 或者 B9C。在另一实施例中，当ρ型热电结构202与η型热电结构201为两层薄膜堆叠结构， 所述η型热电结构201的材料为η型SiGe，η型Si ；所述ρ型热电结构202的材料为ρ型 SiGe, ρ型Si，ρ型B4C或者B9C,其中堆叠结构薄膜都垂直于半导体衬底100。在一优选实施例中，当ρ型热电结构202与η型热电结构201为超晶格结构，η型热电结构202为η型Si和η型SiGe超晶格结构；ρ型热电结构202为ρ型Si和ρ型SiGe 超晶格结构，或者P型热电结构202为ρ型B4C或者B9C的超晶格结构，所述超晶格结构的薄膜都垂直于半导体衬底100，在优选实施例中，采用超晶格结构能够提高热电装置的冷却效果，为了进一步得到较优的冷却效果，所述η型Si薄膜、η型SiGe薄膜、ρ型Si薄膜、ρ 型SiGe薄膜、ρ型B4C薄膜和ρ型B9C薄膜的厚度小于lOOnm。依旧参考图2，所述隔离结构203的材料为A1203、SiO2, Si3N4中的任意一种，所述隔离结构203用于将ρ型热电结构202与η型热电结构201之间形成电隔离。具体地，所述第一导电电极140和第二导电电极170用于将多个ρ型热电结构202 与η型热电结构201依次串联，所述第一导电电极140和第二导电电极170材料为金属材料、多晶硅或者掺杂多晶硅。在其他实施例中，所述第一导电电极140或/和第二导电电极170表面覆盖有隔离层(150或/和180)，在所述隔离层表面外延有半导体基底(未图示)，所述半导体基底为硅衬底、SOI衬底、氮化镓衬底或者砷化镓衬底。所述半导体基底形成有待冷却芯片或者未形成有芯片，如半导体基底内未形成有芯片，外延在隔离层(150或/和180)表面后可以通过现有的半导体工艺形成芯片。在其他实施例中，所述热电装置还包括贯穿隔离层(150或/和180)并与所述第一导电电极140或/和第二导电电极170电连接的导电插塞。参照图3所示，为本发明提供的热电装置应用于芯片致冷的一种实施方式。以集成电路芯片为例，在集成电路芯片封装所用的硅基板10上具有多个集成电路芯片20a、 20b,20c及20d。而在集成电路芯片20b、20c下的硅基板10中则具有热电装置30a、31a。 所述热电装置30a、31a分别通过硅基板10中的硅沟槽30b、31b与集成电路芯片20b、20c 中相应电路连通，以获得所述电路提供的直流电流。例如，假设所述多个集成电路芯片包括逻辑电路芯片、高压电路芯片、现场可编程门阵列(FPGA)芯片及存储器芯片，其中逻辑电路芯片、高压电路芯片由于在运行时会产生大量热量，因而需要通过热电装置进行冷却。此时，就可在硅基板中对应逻辑电路芯片、高压电路芯片的位置分别设置热电装置，并通过硅沟槽将所述两个热电装置分别与逻辑电路芯片、高压电路芯片连通。当所述两个热电装置获得逻辑电路芯片、高压电路芯片提供的直流电流时，就可实现对逻辑电路芯片、高压电路芯片的冷却。更具体地说，所述逻辑电路芯片、高压电路芯片中分别包括与所述热电装置通过硅沟槽相连的热电装置控制电路，所述热电装置控制电路基于芯片温度对热电装置的开关进行控制。在一种实施例中，所述热电装置控制电路包括温度传感器和热电装置开关电路， 所述热电装置开关电路根据温度传感器基于温度变化提供的相应信号，实现对热电装置的开关控制。通过上述热电装置应用于集成电路芯片封装的说明可以看到，由于热电装置无需再通过额外的连接线与集成电路芯片相连，因此降低了封装结构的布线难度。并且结合图2和图3可知，集成电路芯片可以设置在第一导电电极140或/和第二导电电极170上方，由珀尔贴(Peltier)效应可知，在两个不同的材料间施加直流电流会使得热量在这两种材料的结合处被吸收，本发明提供的热电装置冷却效果最佳位置为连接 P型热电结构202与η型热电结构201的第一导电电极140或/和第二导电电极170上方， 通过后续的集成电路芯片制备或者集成电路芯片封装，可使得集成电路芯片位于热电装置的冷却效果最强的位置，因此提高了致冷效果。另外，通过以上说明还可以很容易推得，上述热电装置还可应用于单一芯片封装时，对所述芯片局部区域的冷却。具体地说，只需在硅基板中对应所述芯片需冷却区域的位置设置热电装置，就可对所述需冷却区域进行局部冷却。进一步的，本发明的热电装置还可以通过对与所述第一导电电极140或/和第二导电电极170电连接的导电插塞来控制所述热电装置部分工作或者完全工作，从而使得集成电路芯片局部冷却或者完全冷却，不但能够灵活控制集成电路芯片冷却区域，而且还能够节约能耗。本发明还提供一种热电装置形成方法，参考图4，包括如下步骤步骤Sl 1，提供半导体衬底；步骤S12，形成贯穿所述半导体衬底的多个隔离结构；步骤S13，在隔离结构两侧形成贯穿半导体衬底η型热电结构，ρ型热电结构，且所述P型热电结构与η型热电间隔排列；步骤S14，在半导体衬底上表面形成多个第一导电电极，第一导电电极电连接相邻的η型热电结构与ρ型热电结构；在半导体衬底下表面形成多个第二导电电极，第二导电电极电连接相邻的η型热电结构与ρ型热电结构，且第一导电电极和第二导电电极将所有的 η型热电结构，ρ型热电结构串联。需要指出的是，上述步骤中的隔离结构、η型热电结构以及ρ型热电结构的形成顺序可以随工艺变化而变更先后顺序。下面结合一具体实施例对本发明热电装置形成方法做详细说明。图5为本发明提供的热电装置形成方法一实施例流程示意图，图6至图16为本发明提供的热电装置形成方法一实施例过程示意图，下面结合图5至图16对本发明的热电装置形成方法进行详细说明。步骤S101，提供半导体衬底，所述半导体衬底具有第一表面和第二表面。参考图6，提供半导体衬底100，所述半导体衬底100可以为η型硅衬底、ρ型硅衬底或者绝缘体上硅(SOI)，所述半导体衬底一般为圆片状，具有上表面和下表面，在这里上表面为本步骤中的第一表面，下表面为本步骤中的第二表面。本实施例中以绝缘体上硅 (SOI)为例加以示例性说明，所述半导体衬底100包括硅衬底100a、掩埋氧化层100b、顶层硅IOOc ；所述掩埋氧化层IOOb厚度为200埃到3000埃。所述半导体衬底IOb可以采用公知的SOI技术制备得到，比如键合、注氧隔离(SIMOX)等。当半导体衬底选用绝缘体上硅时，所述的第一表面和第二表面为顶层硅IOOc的第一表面I和第二表面II，相应的定义同样可以参考半导体衬底100的定义。步骤S102，在所述半导体衬底内沿第一表面形成第一沟槽阵列；参考图7，所述第一沟槽阵列101为形成η型热电结构的一步骤，后续的η型热电结构填充在所述第一沟槽阵列101的沟槽内。所述第一沟槽阵列101包括数量为η的沟槽(η为自然数)，至少包括1个沟槽，在本实施例中以两个沟槽IOla和IOlb做示范性说明，需要特别指出的是，在其他实施例中， 所述第一沟槽阵列101可以是1个沟槽、3个沟槽、4个沟槽、7个沟槽、16个沟槽......所述第一沟槽阵列101形成工艺可以为等离子体刻蚀工艺，具体包括在所述半导体衬底100第一表面I上形成光刻胶层(未图示)；将与所述第一沟槽阵列101对应的掩膜版上的图形采用曝光工艺转移到光刻胶层上，并对所述曝光后的光刻胶层进行显影， 形成光刻胶图形(未图示)；以所述光刻胶图形为掩膜，采用等离子体刻蚀工艺刻蚀所述半导体衬底100形成第一沟槽阵列101，所述等离子体刻蚀工艺刻蚀时间可以事先测量刻蚀停止点的方法确定；刻蚀工艺完成后，可以采用灰化法去除光刻胶图形或者采用化学试剂去除光刻胶图形。在本实施例中，由于采用的半导体衬底100是绝缘体上硅，所述第一沟槽阵列101 只需贯穿顶层硅100C，在刻蚀的时候不需要采用刻蚀停止点方法确定刻蚀时间，而是采用选择性等离子体刻蚀的方法直接沿顶层硅IOOc的第一表面I刻蚀顶层硅IOOc直至暴露出掩埋氧化层100b，所述选择性等离子体刻蚀可以选用对硅刻蚀强而对氧化硅无刻蚀效果的刻蚀工艺条件，形成第一沟槽阵列101。步骤S103，在第一沟槽阵列的沟槽内形成η型热电结构。参考图8，在本实施例中，所述η型热电结构201为η型超晶格结构，所述η型超晶格结构包括两种η型超晶格材料，其中η型超晶格结构包括至少一层η型的Si/SiGe薄膜结构，且所述η型Si薄膜和SiGe薄膜与第一沟槽阵列的侧壁的平面平行。为方便理解本步骤，以一层η型的Si/SiGe薄膜结构做示范性说明，采用化学气相沉积工艺形成覆盖顶层硅IOOc第一表面I且填充所述沟槽IOla和IOlb的η型Si薄膜； 采用光刻工艺去除沟槽IOla和IOlb —侧的η型Si薄膜直至暴露出掩埋氧化层IOOb ；采用化学气相沉积工艺形成填充沟槽IOla和IOlb的η型SiGe薄膜；采用平坦化工艺去除多余的η型Si薄膜和η型SiGe直至暴露出顶层硅IOOc表面，形成包括η型Si薄膜IlOa和 η型SiGe薄膜IlOb的Si/SiGe结构。需要指出的是，为了形成有效的超晶格结构，所述η型Si薄膜IlOa的厚度al小于IOOnm, η型SiGe薄膜IlOb厚度a2小于IOOnm0两层或者两层以上的η型的Si/SiGe结构形成工艺可以参考一层η型的Si/SiGe 结构形成工艺，采用多次刻蚀沉积工艺，直至形成两层或者两层以上的η型的Si/SiGe结构。当然，η型热电结构201结构也可以为单一覆层的η型SiGe或者η型Si，单一结构的η型热电结构201形成工艺简单，只需要在第一沟槽阵列101的沟槽内采用η型SiGe 或者η型Si填平所述第一沟槽阵列101的沟槽，但采用超晶格结构的热电结构制冷效果更佳。步骤S104，在所述半导体衬底内形成第二沟槽阵列，所述第二沟槽阵列与第一沟槽阵列对应相间。参考图9，所述第二沟槽阵列103包括数量为η的沟槽(η为自然数)，至少包括1 个沟槽，在本实施例中以两个沟槽103a和10 做示范性说明，请结合参考图7，所述沟槽 103a位于沟槽IOla和沟槽IOlb之间，而沟槽IOlb位于沟槽103a和沟槽10 之间。需要特别指出的是，在其他实施例中，所述第二沟槽阵列103可以是1个沟槽、3个沟槽、4个
沟槽、7个沟槽、16个沟槽......，但所述第二沟槽阵列103的沟槽数量应与第一沟槽阵列
101沟槽数量对应，具体可以为是与第一沟槽阵列101沟槽数量相同，或是第一沟槽阵列 101沟槽数量士 1。第二沟槽阵列103的形成工艺可以参考第一沟槽阵列101的形成工艺，在这里不再赘述。为了避免形成第二沟槽阵列的工艺损伤η型热电结构201，在形成第二沟槽阵列工艺之前，可以先形成覆盖半导体衬底第一表面和η型热电结构201的隔离层。所述隔离层用于保护已经形成的η型热电结构201，避免η型热电结构201与后续的P型热电结构202导通或者在后续的沉积等离子体刻蚀工艺受到损伤。所述隔离层材料为氧化硅或者氮化硅，所述隔离层的形成工艺为化学气相沉积工艺，所述隔离层可以在后续形成P型热电结构202的步骤的平坦化工艺中一并去除。步骤S105，在第二沟槽阵列的沟槽内形成ρ型热电结构。参考图10，所述ρ型热电结构202为ρ型超晶格结构，所述ρ型超晶格结构包括两种P型超晶格材料，其中P型超晶格结构包括至少一层P型的Si/SiGe薄膜结构，且所述P 型Si薄膜和SiGe薄膜与第二沟槽阵列103的侧壁的平面平行。在其他的实施例中，所述ρ型超晶格结构还可以是P型B4C/B9C薄膜结构，同样的， P型B4C薄膜和P型B9C薄膜与第二沟槽阵列103的侧壁的平面平行。ρ型热电结构202的形成工艺可以参考η型热电结构201的形成工艺，只是在沉积Si和SiGe的工艺中沉积的是ρ型Si薄膜120a和ρ型SiGe薄膜120b，且ρ型Si薄膜 120a的厚度a3小于100纳米，ρ型SiGe薄膜120b的厚度a4小于100纳米。两层或者两层以上的ρ型的超晶格结构形成工艺可以参考一层P型的Si/SiGe薄膜结构形成工艺，采用多次刻蚀沉积工艺，直至形成两层或者两层以上的P型的超晶格结构。当然，ρ型热电结构202结构也可以为单一覆层的ρ型SiGe、ρ型Si、ρ型B4C或者ρ型B9C,单一结构的ρ型热电结构201形成工艺简单，只需要在第二沟槽阵列103的沟槽内采用η型SiGe或者η型Si填平所述第二沟槽阵列103的沟槽，但采用超晶格结构的热电结构制冷效果更佳。步骤S106，在η型热电结构和ρ型热电结构之间形成隔离结构。参考图11，相应的，所述隔离结构203包括多个隔离结构单元，使得η型热电结构和P型热电结构位于隔离结构单元两侧。在本实施例中，隔离结构单元203a位于沟槽IOla和沟槽103a之间，隔离结构单元20 位于沟槽103a和沟槽IOlb之间，隔离结构单元203c位于沟槽IOlb和沟槽10 之间，用于隔离η型热电结构201和ρ型热电结构202。所述隔离结构203的形成工艺包括在所述顶层硅IOOc表面形成光刻胶层(未图示)；将与所述隔离结构203对应的掩膜版上的图形采用曝光工艺转移到光刻胶层上，并对所述曝光后的光刻胶层进行显影，形成光刻胶图形(未图示)；以所述光刻胶图形为掩膜， 采用等离子体刻蚀工艺刻蚀顶层硅IOOc第一表面I形成沟槽(未图示)直至暴露出掩埋氧化层IOOb ；刻蚀工艺完成后，可以采用灰化法去除光刻胶图形或者采用化学试剂去除光刻胶图形，采用化学气相沉积工艺在所述沟槽内填充隔离介质，所述隔离介质优选为A1203、 SiO2, Si3N4 ；填充工艺完成后，平坦化去除多余的隔离介质直至暴露出顶层硅100c。在这里要指出的是，本实施例是先形成η型热电结构201，其次ρ型热电结构202， 最后形成隔离结构203，但在其他实施例中，η型热电结构201，其次ρ型热电结构202，最后形成隔离结构203的先后形成顺序不并影响该热电装置的正常工作。步骤S107，采用第一导电电极将第一沟槽阵列的第η个沟槽内的η型热电结构与第二沟槽阵列的第η个沟槽内ρ型热电结构相连接，且所述第一导电电极位于顶层硅IOOc 的第一表面I。参考图12，所述第一导电电极140为Al、Cu、Au、Ni、Ta或者Ag，或者为Al、Cu、Au、
Ni,Ta或者Ag的合金，或者为多晶硅，或者为掺杂多晶硅；所述第一导电电极140与后续形成的第二导电电极将P型热电结构和P型热电结构电连接，形成串联结构。所述第一导电电极140的形成工艺包括在所述顶层硅IOOc表面采用化学气相沉积或者物理气相沉积形成一层导电薄膜，在所述导电薄膜表面形成光刻胶层(未图示)；将与第一导电电极140对应的掩膜版上的图形采用曝光工艺转移到光刻胶层上，并对所述曝光后的光刻胶层进行显影，形成光刻胶图形(未图示)；以所述光刻胶图形为掩膜，去除导电薄膜，形成第一导电电极140。在本实施例中，所述第一导电电极140包括导电电极140a和导电电极140b，所述导电电极140a连接沟槽IOla内的η型热电结构201和沟槽103a内的ρ型热电结构202， 导电电极140b连接沟槽IOlb内的η型热电结构201和沟槽10 内的ρ型热电结构201。当第一沟槽阵列101的数量大于2时，第一分立导电电极140将第一沟槽阵列101 的第η个沟槽内的η型热电结构201与第二沟槽阵列103的第η个沟槽内ρ型热电结构 202相连接。步骤S108，形成覆盖所述第一导电电极和半导体衬底第一表面的保护层，在所述保护层表面形成支撑层。参考图13，所述第一保护层150用于保护第一导电电极并且防止第一导电电极暴
露在空气中氧化。所述第一保护层150的材料为氧化硅或者氮化硅，所述第一保护层150的形成工艺为化学气相沉积工艺。依旧参考图13，所述支撑层160用于防止后续的减薄工艺使得半导体衬底100破损。所述支撑层160采用为Si或者碳化硅，所述支撑层160的形成工艺为化学气相沉积工艺或者采用粘附工艺将一层较厚的Si或者碳化硅衬底粘附于保护层150上。为了节约工艺，所述支撑层160和第一保护层150也可以为同一覆层，采用一次沉积工艺形成，但由于支撑层160厚度较厚，采用沉积工艺形成效率较低，较优选方案还是采用沉积工艺形成第一保护层150，然后采用粘附工艺形成支撑层160。
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步骤S109，沿半导体衬底的第二表面减薄半导体衬底直至暴露出η型热电结构与 P型热电结构。参考图14，所述减薄工艺为化学机械抛光，沿半导体衬底100的第二表面II减薄半导体衬底100直至暴露出η型热电结构201与η型热电结构202。在本实施例中，由于采用的是绝缘体上硅作为半导体衬底，所述减薄工艺具体为去除硅衬底100a、掩埋氧化层IOOb直至暴露出顶层硅IOOc的第二表面II。步骤S110，采用第二导电电极将第一沟槽阵列的第n+1个沟槽内的η型热电结构与第二沟槽阵列的第η个沟槽内ρ型热电结构相连接。参考图15，在本实施例中，由于第一沟槽阵列101只包括2个沟槽，所述第二导电电极170只有一个导电电极，连接沟槽103a内的ρ型热电结构202和沟槽IOlb内的η型热电结构201。当第一沟槽阵列101的数量大于2时，第二导电电极170将第一沟槽阵列101的第 n+1个沟槽内的η型热电结构201与第二沟槽阵列103的第η个沟槽内ρ型热电结构202
相连接。所述第二导电电极的形成工艺可以参考步骤109中的第一分立电极形成工艺，在这里不再赘述。由上面叙述可知，第一导电电极140和第二导电电极170将所有的η型热电结构， P型热电结构串联。步骤S111，形成覆盖半导体衬底第二表面和第二分立导电电极的第二保护层，去除支撑层。参考图16，所述第二保护层180用于保护分立的导电电极并且防止分立的导电电
极暴露在空气中氧化。所述第二保护层180的材料为氧化硅或者氮化硅，所述第二保护层180的形成工艺为化学气相沉积工艺。依旧参考图16，所述去除支撑层160的工艺为研磨去除或者化学试剂去除粘附物质去除，根据步骤SllO中支撑层160形成工艺相应的选用去除工艺。在另一实施例中，热电装置的形成步骤还包括在第二保护层180和第一保护层 150表面形成外延层，在外延层内形成需要冷却的半导体结构，此时第二保护层180和第一保护层150为热点装置的隔离层。在另一实施例中，热电装置的形成步骤还包括在第二保护层180和第一保护层 150表面连接(bonding)形成有芯片的半导体衬底，对所述芯片进行冷却。在另一实施例中，所述热电装置的形成步骤还包括形成贯穿第二保护层180和第一保护层150的金属插塞，所述金属插塞的一端与第一导电电极140和第二导电电极170 电连接，所述金属插塞的另一端与电压装置电连接，通过金属插塞对所述热电装置施加电压，驱动所述热电装置工作。下面以一具体实施例做示范性说明，当上述实施例的热电装置应用于芯片致冷时，结合图2和图16所示，假设所述集成电路芯片20b、20c分别为逻辑电路芯片和高压芯片，其中的热电装置控制电路中的温度传感器为PN结温度传感器，例如将三极管的集电极和基极短接成二极管做成的PN结温度传感器。所述PN结温度传感器利用了 PN结的结电压会随温度升高而下降的特性，从而在温度变化时，所述PN结温度传感器会提供不同的电压信号。所述的热电装置开关电路基于不同的电压信号来实现对热电装置的开关控制。例如当芯片温度较高时，所述热电装置通过所述热电装置控制电路的控制对芯片吸热，以实现芯片冷却。本发明提供了一种热电装置及其形成方法，其中热电装置通过常规的半导体工艺形成，且能够通过金属插塞实现驱动，不需要额外的连接线与集成电路芯片相连，结构简单；而且本热电装置能够将芯片置于热电装置冷却效果最佳位置，提高热电装置的工作效率，本发明的热电装置将多个η型热电结构与ρ型热电结构串联，进一步提高制冷效果，且能够灵活运用η型热电结构与P型热电结构个数，来实现小范围冷却或者大范围冷却，进一步的，本发明的热电装置的η型热电结构与ρ型热电结构选用了 η型超晶格结构和ρ型超晶格结构，提高冷却效率。本发明的形成方法能够采用较优工艺形成上述热电结构。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种热电装置，其特征在于，包括半导体衬底；贯穿半导体衬底的多个隔离结构、以及分别位于隔离结构两侧的η型热电结构、ρ型热电结构，且所述P型热电结构与η型热电间隔排列；位于半导体衬底上表面的多个第一导电电极，位于半导体衬底下表面的多个第二导电电极；其中第一导电电极电连接相邻的η型热电结构与ρ型热电结构，第二导电电极电连接相邻的η型热电结构与ρ型热电结构，且第一导电电极和第二导电电极将所有的η型热电结构，P型热电结构串联。
2.如权利要求1所述的热电装置，其特征在于，所述η型热电结构的材料为η型SiGe， 所述P型热电结构的材料为P型SiGe0
3.如权利要求1所述的热电装置，其特征在于，所述η型热电结构的材料包括两种η型热电材料的超晶格，所述P型热电结构的材料包括两种P型热电材料的超晶格。
4.如权利要求3所述的热电装置，其特征在于，所述两种η型热电结构的材料包括η型 Si 禾口 η 型 SiGe。
5.如权利要求3所述的热电装置，其特征在于，所述两种ρ型热电结构的材料包括ρ型 Si 禾口 ρ 型 SiGe。
6.如权利要求3所述的热电装置，其特征在于，所述两种P型热电材料包括B4C和B9C。
7.如权利要求1所述的热电装置，其特征在于，所述隔离结构材料为A1203、SiO2,Si3N4 中的任意一种。
8.如权利要求1所述的热电装置，其特征在于，所述热电装置还包括覆盖所述第一导电电极或第二导电电极的隔离层。
9.如权利要求1所述的热电装置，其特征在于，所述隔离层表面外延有形成待冷却芯片的半导体基底或者所述隔离层表面外延有半导体基底。
10.如权利要求1所述的热电装置，其特征在于，所述半导体基底为硅衬底、SOI衬底、 氮化镓衬底或者砷化镓衬底。
11.一种如权利要求1所述的热电装置的形成方法，其特征在于，包括提供半导体衬底；形成贯穿所述半导体衬底的多个隔离结构；在隔离结构两侧形成贯穿半导体衬底η型热电结构，P型热电结构，且所述P型热电结构与η型热电间隔排列；在半导体衬底上表面形成多个第一导电电极，第一导电电极电连接相邻的η型热电结构与P型热电结构；在半导体衬底下表面形成多个第二导电电极，第二导电电极电连接相邻的η型热电结构与ρ型热电结构，且第一导电电极和第二导电电极将所有的η型热电结构，P型热电结构串联。
12.如权利要求11所述的热电装置的形成方法，其特征在于，隔离结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用隔离介质填平沟槽阵列的沟槽。
13.如权利要求12所述的热电装置的形成方法，其特征在于，所述隔离介质材料为 A1203、SiO2, Si3N4 中的任意一种。
14.如权利要求11所述的热电装置的形成方法，其特征在于，所述η型热电结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用η型热电材料填平沟槽阵列的沟槽。
15.如权利要求14所述的热电装置的形成方法，其特征在于，所述η型热电材料为η型 SiGe或者η型Si。
16.如权利要求14所述的热电装置的形成方法，其特征在于，所述η型热电材料包括两种η型热电材料的超晶格。
17.如权利要求16所述的热电装置的形成方法，其特征在于，当η型热电材料包括两种 η型热电材料的超晶格时，两种η型热电材料的超晶格膜层平行于沟槽侧壁。
18.如权利要求11所述的热电装置的形成方法，其特征在于，所述ρ型热电结构的形成步骤包括形成贯穿所述半导体衬底的沟槽阵列，采用P型热电材料填平沟槽阵列的沟槽。
19.如权利要求18所述的热电装置的形成方法，其特征在于，所述ρ型热电材料为ρ型 SiGe, ρ 型 Si、ρ 型 B4C 或者 ρ 型 B9C。
20.如权利要求18所述的热电装置的形成方法，其特征在于，所述ρ型热电材料包括两种P型热电材料的超晶格。
21.如权利要求20所述的热电装置的形成方法，其特征在于，当ρ型热电材料包括两种 P型热电材料的超晶格时，两种P型热电材料的超晶格膜层平行于沟槽侧壁。
全文摘要
一种热电装置及其形成方法，其中热电装置包括半导体衬底；贯穿半导体衬底的多个隔离结构、以及分别位于隔离结构两侧的n型热电结构、p型热电结构，且所述p型热电结构与n型热电间隔排列；位于半导体衬底上表面的多个第一导电电极，位于半导体衬底下表面的多个第二导电电极；其中第一导电电极电连接相邻的n型热电结构与p型热电结构，第二导电电极电连接相邻的n型热电结构与p型热电结构，且第一导电电极和第二导电电极将所有的n型热电结构，p型热电结构串联。采用本发明形成的热电装置冷却效果较佳。
文档编号H01L35/10GK102214784SQ20101014427
公开日2011年10月12日 申请日期2010年4月2日 优先权日2010年4月2日
发明者三重野文健, 郭景宗 申请人:中芯国际集成电路制造(上海)有限公司