专利名称：半导体器件栅氧化层完整性的测试结构的利记博彩app
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体器件栅氧化层完整性的测 试结构。
背景技术：
随着半导体技术的不断发展，集成电路中的M0S晶体管的栅氧化层的厚度也由 20-30nm降至lnm以下。栅氧化层不断向薄膜方向发展，而电源电压却不宜降低，在较高的 电场强度下。势必使栅氧化层的性能成为一个突出的问题。栅氧抗电性能不好将引起M0S 器件电参数不稳定，如阐值电压漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击 穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的可靠性变的至关重 要，而栅氧化层的可靠性问题主要讨论缺陷密度(Defect Density)问题和与时间有关的介 质击穿(TDDB :Time Dependent Dielectric Breakdown)问题，多年来这些问题一直是超大 规模集成电路可靠性研究领域关注的热点，也是限制集成度提高的重要原因。栅氧化层完整性(G0I)测试主要监测评估栅氧化层受外在因素的影响，这些因素 包括制程中产生的缺陷或者微粒。现有技术G0I测试结构主要监测有源区，多晶硅栅边缘， 浅槽隔离边缘的缺陷，请参见图1A至图1C，现有技术的G0I测试结构主要有以下类型请参见图1A，其所示的G0I测试结构为有源区类型方形的多晶硅栅110覆盖方 形的有源区120，该结构拥有最大的有源区面积，用以监测有源区120的应力(stress)对栅 氧化层造成的影响。请参见图1B，其所示的G0I测试结构为多晶硅栅边缘类型条状多晶硅栅130覆 盖方形有源区140，该结构拥有最大的多晶硅栅边缘长度，用以监测条状多晶硅栅130边缘 的应力对栅氧化层造成的影响。请参见图1C，其所示的G0I测试结构为浅槽隔离边缘类型方形多晶硅栅150覆 盖包括条状浅槽隔离160的有源区170，该结构拥有最大的浅槽隔离边缘长度，用以监测浅 槽隔离160边缘的应力对栅氧化层造成的影响。然而由于工艺的发展，对G0I的测试技术也提出了新的挑战，特别是随着栅氧化 层厚度的变化，新材料的引入，传统的G0I测试方法已经远远不能满足工艺的进步。在现有技术中，G0I测试结构只是注重在栅有源区，多晶硅栅边缘，浅槽隔离边缘 的应力对栅氧化层造成的影响进行监测，然而这些结构却忽略了对多晶硅栅边缘和浅槽 隔离边缘相接近处的应力所产生的影响，而浅槽隔离边缘的应力对多晶硅栅边缘的刻蚀 有负面的影响，请参见图2，其所示为STI剖面结构示意图，据图可知在有源区210的平面 区上生长出的栅氧化膜厚度220为26 而在顶角区域，由于受到挤压应力，氧化膜厚度 只有20-24人。这种厚度不均勻会造成两个严重的后果一是导致双峰效应(double-hump effect) ；二是影响栅介质层的可靠度，即栅氧化层完整性G0I。对于采用STI工艺的M0S器 件，边缘电场的作用会造成器件的阈值电压(thereshold voltage, Vth)在接近STI区域降 低，产生寄生的低阈值电压M0S管，恶化了器件在亚阈值区域的性能。而且较薄的氧化膜的击穿特性差，通常在G0I测试中最早失效的区域就是在STI边缘。由于现有技术中的G0I测试结构忽略对这部分进行缺陷分析，导致器件因这部分 存在缺陷而失效的情况时有发生，特别是随着栅氧化层厚度的减小，和新材料的应用，如高 介电常数的材料和新型金属栅的应用，以上问题导致器件失效的问题变的日益突出。
发明内容
本发明旨在解决现有技术中的栅氧化层完整性测试结构忽略对栅氧化层边缘和 浅槽隔离边缘相接近处的缺陷，导致器件因这部分存在缺陷而失效的情况时有发生的问题。有鉴于此，本发明提供一种半导体器件栅氧化层完整性的测试结构，包括有源 区；所述多个浅槽隔离交叉设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所 述浅槽隔离上。进一步的，所述栅极结构包括栅极及栅氧化层。进一步的，所述栅极为多晶硅或金属栅。进一步的，所述栅氧化层为氧化层，氮化层或高介电常数材料层。利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅 边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的 避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。
图1A至图1C所示为现有技术中的栅氧化层完整性的测试结构示意图；图2所示为浅槽隔离剖面结构示意图；图3A至图3B所示为本发明一实施例提供的半导体器件栅氧化层完整性的测试结 构示意图；图4A至图4C所示为本发明另一实施例提供的半导体器件栅氧化层完整性的测试 结构示意图。图5所示为本发明另一实施例提供的半导体器件栅氧化层完整性的测试结构示 意图。
具体实施例方式为使本发明的技术特征更明显易懂，下面结合附图，给出具体实施例，对本发明做 进一步的描述。本发明的实施例提供一种半导体器件栅氧化层完整性的测试结构，该测试结构， 包括有源区；所述多个浅槽隔离(STI)交叉设置于所述有源区中；所述多个栅极结构平行 间隔的覆盖于所述浅槽隔离上。其中所述栅极结构包括栅极及栅氧化层。所述栅极为多晶硅或金属栅。所述栅 氧化层为氧化层，氮化层或高介电常数材料层。请参见图3A，3B，该两图为本发明一实施例提供的具有稀疏型交叉设置的浅槽隔 离结构的半导体器件栅氧化层完整性的测试结构示意图，其中图3A中的浅槽隔离的平行于栅极结构的部分位于栅极结构之下，垂直于栅极结构的部分呈稀疏状，即间距较大，没有 相互的作用力，图3B中的浅槽隔离的平行于栅极结构的部分位于栅极结构之间，垂直于栅 极结构的部分同样呈稀疏状。当设置于有源区310，310’中的栅极结构330，330’覆盖于稀疏型交叉设置的浅槽 隔离320，320，时，此时浅槽隔离320，320，的边缘对栅极结构330，330，边缘产生的两个应 力，其中一个应力是垂直于栅极结构330，330’的应力，另一个应力是平行于栅极结构330， 330’边缘的应力，因而此结构可以监测到交叉设置的浅槽隔离结构对栅极结构330，330’边 缘的应力共同作用的影响。请参见图4A，4B，4C，该三图为本发明另一实施例提供的具有致密型交叉设置的浅 槽隔离结构的半导体器件栅氧化层完整性的测试结构示意图，其中图4A中的浅槽隔离的 平行于栅极结构的部分位于栅极结构之下和之间，呈致密状，即间距较小，有相互作用力， 而垂直于栅极结构的部分呈稀疏状，即间距较大，没有相互的作用力，4B中的浅槽隔离的平 行于栅极结构的部分位于栅极结构之下，垂直于栅极结构的部分呈致密状，4C中的浅槽隔 离的平行于栅极结构的部分位于栅极结构之间，垂直于栅极结构的部分呈致密状。请参见图4A，当设置于有源区410中的栅极结构430覆盖于致密型的浅槽隔离 420时，此时浅槽隔离420相邻很近，因而与栅极结构430相邻的相平行的两个浅槽隔离 420会同时对栅极结构430的边缘产生应力，所产生的两个应力的方向垂直于栅极结构430 边缘并且方向相反，此外，与栅极结构430交叉的浅槽隔离420还会产生一个平行于栅极结 构430边缘的应力，因此，该结构可以监测到浅槽隔离的边缘对栅极结构边缘的三个方向 上的应力共同作用的的影响。请参见图4B，4C，当设置于有源区410，，410”中的栅极结构430，，430”覆盖于致 密型的浅槽隔离420，，420”时，此时浅槽隔离420，，420”相邻很近，与栅极结构430，，430” 交叉的相邻的两个浅槽隔离420，，420 ”，会同时对栅极结构430，，430，，的边缘产生应力，所 产生的两个应力的方向平行于栅极结构430’，430”边缘并且方向相反，此外，与栅极结构 430 ’，430 ”相平行相邻的浅槽隔离420 ’，420 ”还会产生一个垂直于栅极结构430 ’，430 ”边 缘的应力，因而该结构可以监测到浅槽隔离的边缘对栅极结构边缘的三个方向上的应力共 同作用的影响。请参见图5，其所示为本发明的另一实施例提供的具有致密型交叉设置的浅槽隔 离结构的半导体器件栅氧化层完整性的测试结构示意图，其中浅槽隔离的平行于栅极结构 的部分位于栅极结构之下和之间，呈致密状，而平行于栅极结构的部分同样也呈致密状。当设置于有源区510中的栅极结构530覆盖于致密型的浅槽隔离520时，由于浅 槽隔离520相邻很近，因而与栅极结构530的相邻的相平行的两个浅槽隔离520会同时对 栅极结构530的边缘产生两个应力，所产生的两个应力的方向垂直于栅极结构530边缘并 且方向相反，此外，与栅极结构530交叉的相邻的两个浅槽隔离520，会同时对栅极结构530 的边缘产生两个应力，所产生的两个应力的方向平行于栅极结构530边缘并且方向相反， 因此，该结构可以监测到浅槽隔离的边缘对栅极结构边缘的四个方向上的应力的影响。利用本发明实施例提供的半导体器件栅氧化层完整性的测试结构可以监测出对 多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可 以有效的避免浅槽隔离边缘的应力对多晶硅栅边缘的刻蚀的负面影响。
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虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种半导体器件栅氧化层完整性的测试结构，其特征在于，包括有源区；所述多个浅槽隔离平行交叉设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。
2.根据权利要求1所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅极结构包括栅极及栅氧化层。
3.根据权利要求2所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅极为多晶硅或金属栅。
4.根据权利要求2所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅氧化层为氧化层，氮化层或高介电常数材料层。
全文摘要
本发明揭露了一种半导体器件栅氧化层完整性的测试结构，包括有源区；所述多个浅槽隔离交叉设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。
文档编号H01L23/544GK101853843SQ20101012373
公开日2010年10月6日 申请日期2010年3月12日 优先权日2010年3月12日
发明者高超 申请人:上海宏力半导体制造有限公司