专利名称：半导体装置的制造方法
技术领域：
本发明是关于一种半导体装置，且特别是关于应用含氮内衬层以改善隔离结构的
制造方法。
背景技术：
今用于制造超大规模集成电路(ultra-large scale integrated circuit,ULSI)的主要半导体技术为金属氧化物半导体场效应晶体管(MOSFET)技术。过去数十年来，由于金属氧化物半导体场效应晶体管尺寸的縮小，已使组件的操作速度、性能、电路密度以及每单位效能所花费的成本均获得持续性的改善。然而，随着传统基体金属氧化物半导体场效应晶体管(bulk MOSFET)内栅极长度的縮小，源极和漏极与其间通道的相互作用逐渐增加，并逐渐影响到通道电位，因此栅极长度小的晶体管容易遭受栅极对其通道的开启与关闭状态的控制能力不足的问题。 如有关短通道长度的晶体管所减少对栅极控制的现象，即所谓短通道效应，而增加基体掺杂浓度、降低栅极氧化层厚度以及使用超浅源极/漏极接面，均可抑制该短通道效应。然而，当组件尺寸进入次20纳米时代(N2x nmregime)，研究表示包含使用鳍式场效晶体管(fin field-effect transistors, finFETs)在内的多种方法，得以改善短通道效应。 —般而言，鳍状体是以在硅基板上蚀刻凹槽所形成，其采用临场蒸气产生技术(in-situ steam generation, ISSG)沿着凹槽边墙形成一内衬层氧化物，然后以高密度等离子(high-density plasma,HDP)氧化物或高纵横比工艺(high-aspect-ratio process,HARP)氧化物来填入凹槽，而一般会使用回蚀工艺来对凹槽中的氧化物进行内凹(recess)步骤，从而形成鳍状体。在回蚀工艺中，由于内衬层氧化物与高密度等离子/高纵横比工艺氧化物间的蚀刻速率的不同，因此，氧化物围栏常沿着凹槽边墙形成。这些氧化物围栏可能导致更薄的栅极氧化层或底部氧化层，并可能对鳍式场效晶体管的栅极漏电现象造成不利的影响。 因此，形成无氧化物围栏或縮小的氧化物围栏的半导体装置的结构以及方法是必要的。
发明内容
本发明的一实施例提供一种半导体装置的制造方法。首先，提供一基板，并形成一个或多个鳍状体于此基板上，然后在相邻的鳍状体间所构成的区域内填入介电材料，随后内凹介电材料，且未导致沿着鳍状体边墙形成的围栏的生成。内凹介电材料的方法，可使用例如包含采用NH3与NF3的等离子蚀刻工艺、采用富高分子气体的蚀刻工艺或氢气蚀刻工艺之中的一种或多种蚀刻工艺。 根据本发明的另一实施例，本发明提供一种制造半导体装置的方法。首先，提供一基板，并形成一个或多个凹槽于基板内，然后把介电材料填入凹槽的一部分，再内凹介电材
4料以致围栏余留在沿着凹槽的边墙，随后移除这些围栏。移除这些围栏的方法，可使用例如包含采用NH3与NF3的等离子蚀刻工艺、采用富高分子气体的蚀刻工艺或氢气蚀刻工艺之中的一种或多种蚀刻工艺。 根据本发明的又一实施例，本发明提供一种制造半导体装置的方法。首先，提供一内部具有一凹槽的基板，于凹槽内填入介电材料，并执行第一蚀刻步骤以内凹介电材料，使得介电材料的顶面低于基板的顶面，然后执行第二蚀刻步骤以移除沿着凹槽边墙的介电材料。第二蚀刻步骤可包含例如采用NH3与NF3的等离子蚀刻工艺、采用富高分子气体的蚀刻工艺或氢气蚀刻工艺之中的一种或多种蚀刻工艺。
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下 图1-5是绘示依照本发明一实施例的一种形成鳍状体的方法； 图6是绘示依照本发明一实施例的另一种形成鳍状体的方法。主要组件符号说明
102:半导体基板 104:图案化屏蔽 202 :凹槽 204 :鳍状体 206:绝缘部 402:凹陷处 404:氧化物围栏
具体实施例方式
如图l-5所示为依照本发明一实施例的一种制造绝缘结构的中间阶段，本发明的一些实施例特别有益于制造可应用的半导体(如硅)鳍状物，例如鳍式场效晶体管(finFETs)，而本发明的其它实施例则可用在其它类型的装置。此外，诸如参考数字为指定特定组件之用…等，则应用在本发明的各种实施例中皆准。 首先，图1所示为依照本发明一实施例的半导体基板102，此半导体基板102具有一图案化屏蔽104于其上。此半导体基板102可包含如经掺杂或未经掺杂的基体硅，或绝缘体上半导体(semiconductor on insulator, SOI)基板的主动层。 一般而言，绝缘体上半导体基板包含一层形成于绝缘层上的半导体材料(如硅)层，而绝缘层可为埋入式氧化层(buried oxide，BOX)或氧化硅层，且此绝缘层形成于基板上，如硅基板或玻璃基板，亦可使用其它种基板，如多层状基板或梯度基板。 图案化屏蔽104定义出绝缘凹槽于随后的工艺步骤中将形成的样式，且此图案化屏蔽104包含由一层或多层介电层所组成的硬屏蔽。举例而言，此硬屏蔽可为例如由热氧化法、化学气相沉积法(CVD)或类似方法所形成的二氧化硅层或氮化硅层，且此硬屏蔽亦可由其它介电材料所形成，如氮氧化硅。此外，也会采用如二氧化硅层与氮化硅层的多层硬屏蔽。再者，亦会采用其它材料如金属、氮化金属、氧化金属或其它类似材料；举例而言，此
5硬屏蔽可由钨所形成。 接着，如图1所示，图案化屏蔽104是利用如已知的光刻技术来进行图案化。 一般 而言，光刻技术包含沉积光阻材料，并配合所需图形以进行紫外线照射。随后，经显影移除 部份光阻材料，而留存的光阻材料在后续的步骤(例如蚀刻)中能保护位于其下的材料。 在此步骤中，光阻材料是用以形成图案化屏蔽104，使图案化屏蔽104得以定义出绝缘凹槽 的图案。 图2是依照本发明一实施例绘示一种位于半导体基板102中的凹槽202的结构。 此半导体基板102暴露的部分可经蚀刻形成如图2所示的半导体基板102中的凹槽202。 半导体基板102可以例如HBr/02、 HBr/Cl2/02或SF6/C12等离子来进行蚀刻。具体地来说， 在半导体基板102中相邻凹槽202之间的区域形成了鳍状体204。在本发明一实施例中，凹 槽202的深度介于约500A和约10000人之间。 依照本发明一实施例，绝缘部206是以介电材料填入凹槽202所形成，且凹槽202 可通过形成一介电层于图案化屏蔽104上而实质上填满凹槽202的方式来填入介电材料。 在本发明一实施例中，前述介电层包含一二氧化硅层，此二氧化硅层可采用以下步骤来形 成首先，沿着边墙形成一采用临场蒸气产生技术(ISSG)的氧化层，随后以具有SiH4与氧 气的混合物的化学气相沉积法来形成一高密度等离子(HDP)氧化层。在本发明一实施例
中，介电层的厚度介于约500A和约100000A之间。 然后，执行平坦化工艺以移除多余的材料，其中前述介电层可以例如采用氧化物 研浆的化学机械研磨法(chemical-mechanical polishing, CMP)来使其平坦化，其中图案 化屏蔽104可作为蚀刻停止层。 图3是依照本发明一实施例绘示一种经移除图案化屏蔽104后的结构，此图案化 屏蔽104可以例如采用磷酸溶液的浸湿工艺来移除。 图4是依照本发明一实施例绘示一种经第一回蚀步骤在绝缘部206介电材料内形 成的凹陷处402。如前所提，位于相邻凹槽202之间的半导体基板102部分，即为鳍式场效 晶体管的鳍状体204。确切而言，在凹槽202内的介电材料己执行内凹程序，从而暴露出鳍 状体204的边墙。在本发明一实施例中，介电材料为二氧化硅，而前述内凹程序至少部分是 以采用稀释氢氟酸的湿式蚀刻工艺来执行。 如图4所示，沿着凹槽202边墙形成的二氧化硅的蚀刻速率，与形成于凹槽202中 央的二氧化硅的蚀刻速率有所不同，此蚀刻速率的差异至少有部分是因为形成二氧化硅所 采用的方法所致。如前所述，二氧化硅通常是采用以下步骤来形成首先，沿着边墙形成一 采用临场蒸气产生技术的氧化层，随后形成一高密度等离子(HDP)/高纵横比工艺(HARP) 氧化物于前述氧化层之上。由于采用不同的方法来形成氧化硅层，高密度等离子/高纵横 比工艺氧化物的蚀刻速率较采用临场蒸气产生技术的氧化层的蚀刻速率快，因此造成绝缘 部206中央部份的蚀刻速率较边墙部份的蚀刻速率快，导致了如标号404所指示的氧化物 围栏的产生。 图5是依照本发明一实施例绘示一种经第二回蚀步骤以移除氧化物围栏404(请 参照图4)的结构。在本发明一实施例中，介电材料包含二氧化硅，而第二回蚀步骤可为一 采用NF3与NH3作为操作气体并采用惰性气体(例如氦、氖、氩、氪、氙、氡或其组合物)作为 载气的等离子工艺。前述步骤在以下工艺条件为佳，包含一摄氏约30度的温度、一介于约5毫托尔(mtorr)和约20托尔(torr)之间的压力、一介于约10瓦特和约300瓦特之间的射频功率以及一介于约2秒和约600秒之间的工艺时间。 NF3与NH3化合成等离子的型态，使得蚀刻剂NH4F与NH4F. HF产生，而这些蚀刻剂与二氧化硅起反应，生成(NH》^iFe(在此为固态)与水，且此固态材料沿着凹陷处402的底部形成，并作为一屏蔽以降低凹陷处402底部的蚀刻或内凹程度。因此，沿着凹槽202边墙的介电材料的蚀刻速率较沿着凹陷处402底部的蚀刻速率快。 在移除沿着凹槽202边墙的介电材料后，前述固态材料，例如(NH》^iFe，可以一高于摄氏约100度的升华程序将其移除，此升华程序将产生SiF4、NH3与HF的气体。
在本发明的另一实施例中，由二氧化硅所形成的氧化物围栏404可以富高分子气体将其移除。举例而言，可采用例如CHF3、 CH2F2、 CH3F、 C4F6、 C4F8、 C5F8或类似物质。前述步骤在以下工艺条件为佳，包含一介于摄氏约10度和摄氏约70度之间的温度、一介于约5毫托尔和约20托尔之间的压力、一介于约10瓦特和约300瓦特之间的射频功率以及一介于约2秒和约600秒之间的步骤时间。 在蚀刻的过程中，一聚合物沿着凹陷处402底部形成，此聚合物作为一屏蔽以降
低凹陷处402底部的蚀刻速率。因此，沿着凹槽202边墙的介电材料的蚀刻速率较沿着凹
陷处402底部的介电材料的蚀刻速率快。在移除沿着凹槽202边墙的介电材料后，沿着凹
陷处402底部形成的聚合物可以一高于摄氏约100度的升华程序将其移除。 图6是依照本发明另一实施例绘示一种经移除氧化物围栏404 (请参照图4)的结
构，其中形成图6中所示的结构的步骤可于例如前述图1至4中所采用的步骤执行过后才
执行，其中同样的参考标号是对照同样的组件。 在本实施例中，采用氢气作为操作气体以及惰性气体(例如氦、氖、氩、氪、氙、氡或其组合物)作为载气来移除氧化物围栏404。前述步骤在以下工艺条件为佳，包含一介于摄氏约500度和摄氏约1100度之间的温度、一介于约2托尔和约500托尔之间的压力以及一介于约2秒和约60分钟之间的工艺时间。 氢气与硅基板反应，接着与二氧化硅反应以生成一吸收硅和水气，此吸收硅接着进一步与二氧化硅反应生成氧化硅气体。由于此步骤，使得邻接于半导体基板102暴露部分的二氧化硅，其蚀刻速率较沿着凹陷处402底部形成的二氧化硅的蚀刻速率快，从而得以移除氧化物围栏404。此步骤也会导致由基板所提供的硅原子转变为氧化硅气体此一生成物，此结果将造成如图6所示的鳍状体204的边角因而变圆。 值得注意的是，前述的步骤亦可在不执行如图4中所提及的第一蚀刻步骤的状况下进行。举例而言，如前述图3中的结构，是以采用NF3与NH3的等离子工艺的单一回蚀步骤所形成。如前所述，固态(N》^iFe的形成会减缓垂直方向的蚀刻速率，从而使得沿着边墙形成的二氧化硅(如采用临场蒸气产生技术的氧化层)的蚀刻速率相等于垂直方向的蚀刻速率。如前所提，固态材料(NH》^iFe可以一高于摄氏约100度的升华程序来进行移除。
同样地，单一回蚀步骤可如上述采用富高分子气体(如CHF3、 CH2F2、 CH3F、 C4F6、C4F8、 C5F8或类似物质)来执行。当于垂直方向上内凹介电材料时，沿着介电材料的水平表面所形成的固态聚合物层，会使得沿着边墙形成的二氧化硅(如采用临场蒸气产生技术的氧化层)的蚀刻速率相等于垂直方向的蚀刻速率。如前所提，固态聚合物层可以一高于摄氏约100度的升华程序将其移除。
单一回蚀步骤亦可使用于如前述图6中采用氢气以内凹介电材料的步骤。使用前述的相同结构，氢气与硅基板反应以蚀刻绝缘部206的二氧化硅，进而避免氧化物围栏404(请参照图4)的形成。 此后，可采用其它步骤来完成所需装置的制作。举例而言，为形成一鳍式场效晶体管，将形成例如下列构造栅极介电层、栅极电极、上覆介电层、上覆金属化层，并执行切单(singulation)与封装步骤。 任何熟悉此技艺者，可了解移除围栏将避免更薄的栅极氧化层的形成，从而降低栅极漏电现象并改善晶体管的性能。 虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。
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权利要求
一种半导体装置的制造方法，其特征在于，包含提供一基板；于该基板内形成一个或多个鳍状体；于该些鳍状体中相邻数者间的区域内填入介电材料；以及内凹该介电材料使其低于该些鳍状体的顶面，其中高于一凹陷处底部的沿着该些鳍状体边墙形成的该介电材料被移除。
2. 根据权利要求1所述的半导体装置的制造方法，其特征在于，该内凹步骤包含执行一第一蚀刻步骤，用以内凹该介电材料以致沿着该些鳍状体的边墙所残留的该介电材料形成围栏；以及执行一第二蚀刻步骤，用以移除该些围栏。
3. 根据权利要求2所述的半导体装置的制造方法，其特征在于，该第二蚀刻步骤包含执行一采用NH3与NF3的等离子蚀刻工艺。
4 根据权利要求2所述的半导体装置的制造方法，其特征在于，该第二蚀刻步骤包含执行一采用富高分子气体的蚀刻工艺。
5. 根据权利要求4所述的半导体装置的制造方法，其特征在于，该富高分子气体包含CHF3、 CH2F2、 CH3F、 C4F6、 C4F8或C5F8。
6. 根据权利要求2所述的半导体装置的制造方法，其特征在于，该第二蚀刻步骤包含执行一氢气蚀刻工艺。
7. 根据权利要求1所述的半导体装置的制造方法，其特征在于，该内凹步骤包含执行一单一蚀刻步骤。
8. 根据权利要求7所述的半导体装置的制造方法，其特征在于，该单一蚀刻步骤包含执行一采用NH3与NF3的等离子蚀刻工艺。
9. 根据权利要求7所述的半导体装置的制造方法，其特征在于，该单一蚀刻步骤包含执行一采用富高分子气体的蚀刻工艺。
10. 根据权利要求7所述的半导体装置的制造方法，其特征在于，该单一蚀刻步骤包含执行一氢气蚀刻工艺。
11. 一种半导体装置的制造方法，其特征在于，包含提供一基板；于该基板内形成一个或多个凹槽；于该一个或多个凹槽内的至少一部分填入介电材料；内凹该一个或多个凹槽内的该介电材料，该内凹步骤致使沿着该一个或多个凹槽的边墙所残留的该介电材料形成围栏；以及移除沿着该一个或多个凹槽边墙形成的该介电材料围栏。
12. 根据权利要求11所述的半导体装置的制造方法，其特征在于，移除该些围栏的步骤至少部分是以采用NH3与NF3的等离子蚀刻工艺来执行。
13. 根据权利要求11所述的半导体装置的制造方法，其特征在于，移除该些围栏的步骤至少部分是以采用富高分子气体的蚀刻工艺来执行。
14. 根据权利要求13所述的半导体装置的制造方法，其特征在于，该富高分子气体包含CHF3、 CH2F2、 CH3F、 C4F6、 C4F8或C5F8。
15. 根据权利要求11所述的半导体装置的制造方法，其特征在于，移除该些围栏的步 骤至少部分是以氢气蚀刻工艺来执行。
16. 根据权利要求11所述的半导体装置的制造方法，其特征在于，移除步骤导致一固 体沿着介电材料顶面形成，并进一步包含以下步骤以升华程序移除该固体。
17. —种半导体装置的制造方法，其特征在于，包含提供一内部具有一凹槽的基板； 于该凹槽内填入介电材料；执行一第一蚀刻步骤以内凹该介电材料，使得该介电材料的顶面低于该基板的顶面；以及执行一第二蚀刻步骤以移除沿着该凹槽边墙形成的该介电材料。
18. 根据权利要求17所述的半导体装置的制造方法，其特征在于，该第一蚀刻步骤与 该第二蚀刻步骤为一单一的连续蚀刻步骤。
19. 根据权利要求17所述的半导体装置的制造方法，其特征在于，该第二蚀刻步骤为 一沉积蚀刻工艺。
20. 根据权利要求17所述的半导体装置的制造方法，其特征在于，该第二蚀刻步骤包含执行一采用NH3与NF3的等离子蚀刻工艺； 执行一采用富高分子气体的蚀刻工艺；以及 执行一氢气蚀刻工艺。
全文摘要
本发明涉及一种具有鳍状体的半导体装置的制造方法，首先于基板上形成一图案化屏蔽，然后于基板内形成凹槽，并于凹槽中填入介电材料，之后将图案化屏蔽移除，并以一种或多种蚀刻工艺来内凹介电材料，其中前述蚀刻工艺的至少其中之一是用以移除沿着凹槽边墙所形成的围栏或防止前述围栏的形成。前述蚀刻工艺可为例如采用NH3与NF3的等离子蚀刻工艺、采用富高分子气体的蚀刻工艺或氢气蚀刻工艺。
文档编号H01L21/82GK101789395SQ201010003888
公开日2010年7月28日 申请日期2010年1月15日 优先权日2009年1月26日
发明者曾国华, 蔡正原, 陈能国 申请人:台湾积体电路制造股份有限公司