专利名称：导线架及具有导线架的封装构造的利记博彩app
技术领域：
本发明是有关于一种导线架及具有导线架的封装构造，特别是有关于一种在芯片 承座的底面形成至少二环状凹槽的导线架及具有导线架的封装构造。
背景技术：
请参照图1所示，一种现有半导体封装构造，其包含一导线架11、一黏着层12、一 半导体芯片13、复数条导线14及一封装胶体15。所述导线架11是由金属制成，并具有一 芯片承座111及复数个引脚112，所述芯片承座111概呈矩形，所述复数个引脚112环绕排 列在所述芯片承座111的周围。在组装时，所述半导体芯片13通过所述黏着层12固定在 所述芯片承座111的上表面，且所述半导体芯片13具有复数个焊垫131，所述焊垫131分别 通过所述复数条导线14电性连接至所述复数个引脚112。最后，利用所述封装胶体15包 覆保护所述芯片承座111、所述黏着层12、所述半导体芯片13、所述复数条导线14以及所 述复数个引脚112的一部分，藉此即完成所述现有半导体封装构造的组装。属于此类型半 导体封装构造的实际应用涵盖双列直插式封装(dual in-line package，DIP)、方型扁平封 装(quad flat package, QFP)、小尺寸封装(small outline package, SOP)及 J 型接脚小 X (small outline J-Ieaded package, SOJ)等等。然而，所述现有半导体封装构造在实际使用上仍具有下述问题，例如请参照图2 所示，某些现有半导体封装构造因应客户需求在出厂前必需进行可靠度测试，其中包含一 加热回流焊(reflow)的测试步骤，所述步骤是利用约260°C的高温加热一段时间，以进行 加速老化的测试目的。然而，通过观察测试失败的半导体封装构造，可发现原本所述芯片承 座111的底面与封装胶体15是结合在一起，但在加热回流焊的测试步骤之后，所述芯片承 座111的底面与封装胶体15之间常会因为导热性差异及热能产生的应力，而产生所谓的分 层现象(de-lamination)，也就是会出现一气隙16，同时所述封装胶体15的底面可能对应 出现一翘曲表面151，甚至造成裂痕。结果，大幅降低可靠度测试的良率。一般而言，当所述 芯片承座111下方的封装胶体15的厚度愈厚，或者所述封装胶体15整体的体积愈大，因热 能产生的应力将愈明显，所述分层现象发生的机率也会愈高，也就会产生所述气隙16及翘 曲表面151等永久性缺陷。再者，即使所述半导体封装构造测试结果良好并已出厂组装至 电子产品上，所述半导体封装构造仍可能因为电子产品长期使用下造成的高温影响，而逐 渐产生所述气隙16及翘曲表面151等永久性缺陷，进而降低所述半导体封装构造的可靠度 及使用寿命。故，有必要提供一种导线架及具有导线架的封装构造，以解决现有技术所存在的 问题。
发明内容本发明的主要目的在于提供一种导线架及具有导线架的封装构造，其是在芯片承 座的底面形成至少二环状凹槽，以便使封装胶体填入环状凹槽内，进而提升可靠度测试良率、胶体结合强度、封装可靠度及产品使用寿命。为达上述的目的，本发明提供一种具有导线架的封装构造，其包含一导线架、至少 一半导体芯片、复数条导线及一封装胶体。所述导线架包含一芯片承座及复数个引脚。所 述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈 连续环状。所述复数个引脚是环绕排列在所述芯片承座的周围。所述半导体芯片设于所述 芯片承座的顶面上。各所述导线分别电性连接所述半导体芯片至各所述引脚。所述封装胶 体包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且 所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。另一方面，本发明另提供一种导线架，其包含一芯片承座及复数个引脚。所述芯片 承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈连续环 状。所述复数个引脚是环绕排列在所述芯片承座的周围。在本发明的一实施例中，最外圈的所述环状凹槽与所述芯片承座的边缘之间具有 一第一间距，以及任二相邻所述环状凹槽之间具有一第二间距。所述第一间距不小于所述
第二间距。在本发明的一实施例中，所述第一间距是介于60至100微米(um)之间，及所述第 二间距是介于60至100微米之间。在本发明的一实施例中，所述环状凹槽的深度是介于60至100微米之间。在本发明的一实施例中，所述环状凹槽的剖面是呈U形、V形、广口形(即梯形)或 狭口形(即马蹄形或Ω形)。在本发明的一实施例中，所述环状凹槽内具有一粗糙面。在本发明的一实施例中，所述环状凹槽的深度相同。在本发明的一实施例中，所述环状凹槽的深度及截面积相对所述芯片承座是由最 外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变大。在本发明的一实施例中，所述环状凹槽的深度及截面积相对所述芯片承座是由最 外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变小。
图1 现有半导体封装构造的组合剖视图。
图2:现有半导体封装构造经过加热回流焊测试后产生分层现象的示意图
图3:本发明第--实施例的具有导线架的封装构造的组合剖视图。
图4 本发明第--实施例的导线架的底面的示意图。
图5:本发明第--实施例的导线架的局部放大剖视图。
图6 本发明第二二实施例的导线架的局部放大剖视图。
图7:本发明第三Ξ实施例的导线架的局部放大剖视图。
图8 本发明第四实施例的导线架的局部放大剖视图。
图9 本发明第五实施例的导线架的局部放大剖视图。
图10本发明第六实施例的导线架的局部放大剖视图。
图11本发明第七实施例的导线架的局部放大剖视图。
具体实施方式请参照图3、4及5所示，本发明第一实施例的具有导线架的封装构造主要包含一 导线架21、一黏着层22、至少一半导体芯片23、复数条导线24及一封装胶体25。所述导线 架21包含一芯片承座211及复数个引脚212。本发明适用于所述芯片承座211被所述封装 胶体25整个包覆的封装构造，例如双列直插式封装(dual in-line package, DIP)、方型 扁平封装(quad flat package, QFP)、小尺寸封装(small outline package, SOP)或 J 型 接脚小尺寸封装(small outline J-Ieaded package，S0J)等等，但并不限于上述封装构造 的种类。请再参照图3、4及5所示，本发明第一实施例的导线架21是由金属板材冲压形成 所述芯片承座211及复数个引脚212的形状，所述金属板材可取材自铜、铝、其他金属或其 合金，本发明并不限制其材质。再者，所述芯片承座211通常概呈矩形，但亦可为圆形、正多 边形或其他几何形状，本发明亦未限制其形状。所述芯片承座211具有一顶面及一底面。 在本发明第一实施例中，本发明的改良在于所述芯片承座211的底面凹设有至少二环状凹 槽211a，其制造方式可选自冲压(stamping)法，或选自光刻胶(photo-resist)显影搭配蚀 刻液蚀刻(etching)的方式。各所述环状凹槽211a是呈连续环状，其形状优选对应于所述 芯片承座211的外形，但亦可为不同形状，例如由直线或波浪线构成的圆形、椭圆形、三角 形、正多边形或其他多边形。如图4所示，本实施例是以设置3个所述环状凹槽211a为例， 但所述环状凹槽211a的数量亦可为2个或2个以上。再者，本发明可选择以适当数量的所 述环状凹槽211a尽可能布满于所述芯片承座211的底面，以便使所述芯片承座211底面与 所有所述环状凹槽211a内表面的总表面积可达到大于所述芯片承座211未设所述环状凹 槽211a时的底面的总表面积约5/3倍，以提供更多的表面积结合所述封装胶体25。请参照图4及5所示，在本发明第一实施例中，最外圈的所述环状凹槽211a与所 述芯片承座211的边缘之间具有一第一间距D1，以及任二相邻所述环状凹槽211a之间具有 一第二间距D2。所述第一间距Dl是约介于60至100微米(um)之间，所述第二间距D2是 约介于60至100微米之间，及所述第一间距Dl优选大于所述第二间距D2，但亦可选择等于 所述第二间距D2。如图5所示，在本实施例中，各所述环状凹槽211a的剖面是呈U形，且各 所述环状凹槽211a的深度是选择形成相同，所述环状凹槽的深度是介于60至100微米之 间。再者，请再参照图3、4及5所示，在本发明第一实施例中，所述芯片承座211的顶 面是可通过所述黏着层22固定所述至少一半导体芯片23。所述黏着层22可选自液态黏胶 或固态黏贴胶带，本发明并不限制其种类。依照产品需求，所述半导体芯片23的数量可为1 个或1个以上，及其通常选自硅晶圆切割而成的芯片，但本发明并不限制其数量与种类。所 述半导体芯片23具有一主动表面(未标示)，其上设有复数个焊垫231。所述复数个引脚 212环绕排列在所述芯片承座211的周围，各所述引脚212具有一内引脚部212a及一外引 脚部212b。所述复数条导线24优选是选自金线，但亦可选自其他金属线材。各所述导线 24分别用以电性连接所述半导体芯片23的所述焊垫231至所述复数个引脚212的内引脚 部212a。所述封装胶体25通常选自绝缘树脂(如环氧树脂)与绝缘填充材(如二氧化硅 粉或氧化铝粉)的复合材料，但本发明并不限制其材料。所述封装胶体25是用以包覆所述 芯片承座211、所述黏着层22、所述半导体芯片23、所述复数条导线24以及所述复数个引
5脚212的内引脚部212a。特别是，如图3所示，所述封装胶体25将填入所述环状凹槽211a 内，以形成至少二环状卡掣凸部251，其是可紧密结合于所述环状凹槽211a的内表面。请再参照图3、4及5所示，当本发明第一实施例的具有导线架的封装构造因应客 户需求在出厂前进行可靠度测试时，其中通常包含一加热回流焊(reflow)的测试步骤，所 述步骤利用约260°C的高温加热一段时间，以进行加速老化的测试目的。由于本发明的芯片 承座211的底面设有所述至少二环状凹槽211a能与所述封装胶体25的至少二环状卡掣凸 部251结合在一起，以增加结合时的有效表面积，故可大幅提高胶体结合强度。因此，经实 际观察，在加热回流焊的测试步骤之后，所述环状凹槽211a及环状卡掣凸部251能有效避 免所述芯片承座211的底面与封装胶体25之间因为导热性差异及热能产生的应力，而产生 所谓的分层现象(de-lamination)，也就是能防止出现气隙或翘曲表面(如图2的现有封装 构造所示)等永久性缺陷，因此确实提高可靠度测试良率。特别是，当所述芯片承座211下 方的封装胶体25的厚度愈厚，或者所述封装胶体25整体的体积愈大时，因热能产生的应力 将愈明显，所述分层现象发生的机率也会愈高。此时，利用本发明的环状凹槽211a及环状 卡掣凸部251更能突显其提升封装可靠度的效果。再者，在所述封装构造测试结果良好并 已出厂组装至电子产品上之后，本发明同样可避免所述封装构造因为电子产品长期使用下 造成的高温影响，而逐渐产生所述气隙及翘曲表面等永久性缺陷，因此本发明亦能确保所 述封装构造出厂后的封装可靠度及产品使用寿命。请参照图6、7及8所示，本发明第二、第三及第四实施例的导线架及具有导线架的 封装构造是相似于图3至5的本发明第一实施例的导线架及具有导线架的封装构造，但两 者间差异的特征在于如图6所示，所述第二实施例的导线架21的芯片承座211是在其底 面凹设形成剖面呈V形的至少二环状凹槽211a。如图7所示，所述第三实施例的导线架21 的芯片承座211是在其底面凹设形成剖面呈广口形(即梯形)的至少二环状凹槽211a。如 图8所示，所述第四实施例的导线架21的芯片承座211是在其底面凹设形成剖面呈狭口形 (即马蹄形或Ω形)的至少二环状凹槽211a。上述环状凹槽211a同样可提升胶体结合强 度、封装可靠度及产品使用寿命。请参照图9所示，本发明第五实施例的导线架及具有导线架的封装构造是相似于 图5、6、7及8的本发明第一至第四实施例的导线架及具有导线架的封装构造，但两者间差 异的特征在于如图9所示，所述第五实施例的导线架21的芯片承座211是在其底面选择 凹设形成剖面呈U形、V形、广口形(即梯形)或狭口形(即马蹄形或Ω形)的至少二环状 凹槽211a，而所述环状凹槽211a内则选择利用蚀刻或喷砂等方式形成一粗糙面211b。通 过所述粗糙面211b，本发明将可以进一步增加所述芯片承座211底面与所有所述环状凹槽 211a内表面的总表面积，以提供更多的表面积结合所述封装胶体25，用来提升胶体结合强 度、封装可靠度及产品使用寿命。请参照图10及11所示，本发明第六及第七实施例的导线架及具有导线架的封装 构造是相似于图5、6、7、8及9的本发明第一至第五实施例的导线架及具有导线架的封装构 造，但两者间差异的特征在于如图10所示，所述第六实施例的导线架21的芯片承座211 是在其底面选择凹设形成剖面呈U形、V形、广口形(即梯形)或狭口形(即马蹄形或Ω 形)的至少二环状凹槽211a，且所述环状凹槽211a的深度及截面积是由所述芯片承座211 外缘的最外圈的所述环状凹槽211a往所述芯片承座211中心方向的最内圈的所述环状凹槽211a逐渐变大。如图11所示，所述第七实施例的导线架21的芯片承座211是在其底 面选择凹设形成剖面呈U形、V形、广口形(即梯形)或狭口形(即马蹄形或Ω形)的至 少二环状凹槽211a，且所述环状凹槽211a的深度及截面积是由所述芯片承座211外缘的 最外圈的所述环状凹槽211a往所述芯片承座211中心方向的最内圈的所述环状凹槽211a 逐渐变小。通过不同尺寸的至少二环状凹槽211a，本发明将可以进一步增加所述芯片承座 211底面与所有所述环状凹槽211a内表面的总表面积，以提供更多的表面积结合所述封装 胶体25，用来提升胶体结合强度、封装可靠度及产品使用寿命。如上所述，相较于图1及2的现有半导体封装构造在加热回流焊测试时，容易产生 所述气隙16及翘曲表面151等永久性缺陷，而导致降低可靠度测试的良率等缺点，图3至 11的本发明通过在所述芯片承座211的底面形成所述至少二环状凹槽211a，以便使所述封 装胶体25填入所述环状凹槽211a内，形成所述至少二环状卡掣凸部251，如此即可紧密结 合于所述环状凹槽211a的内表面，故确实可有效提升胶体结合强度、封装可靠度、可靠度 测试良率及产品使用寿命。本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。 必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神 及范围的修改及均等设置均包括于本发明的范围内。
权利要求
一种具有导线架的封装构造，其特征在于所述具有导线架的封装构造包含一导线架，包含一芯片承座及复数个引脚，所述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，各所述环状凹槽是呈连续环状，所述复数个引脚是环绕排列在所述芯片承座的周围；至少一半导体芯片，设于所述芯片承座的所述顶面上；复数条导线，其中各所述导线分别电性连接所述半导体芯片至各所述引脚；及一封装胶体，包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。
2.如权利要求1所述的具有导线架的封装构造，其特征在于最外圈的所述环状凹槽 与所述芯片承座的边缘之间具有一第一间距，以及任二相邻所述环状凹槽的间具有一第二 间距，所述第一间距不小于所述第二间距。
3.如权利要求1所述的具有导线架的封装构造，其特征在于所述环状凹槽的剖面是 呈U形、V形、广口形或狭口形。
4.如权利要求1或3所述的具有导线架的封装构造，其特征在于所述环状凹槽内具 有一粗糙面。
5.如权利要求1所述的具有导线架的封装构造，其特征在于所述环状凹槽的深度及 截面积相对所述芯片承座是由最外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变大 或逐渐变小。
6.一种导线架，其特征在于所述导线架包含一芯片承座，具有一顶面及一底面，所述底面凹设有至少二环状凹槽，且各所述环状凹 槽是呈连续环状；及复数个引脚，环绕排列在所述芯片承座的周围。
7.如权利要求6所述的导线架，其特征在于最外圈的所述环状凹槽与所述芯片承座 的边缘之间具有一第一间距，以及任二相邻所述环状凹槽之间具有一第二间距，所述第一 间距不小于所述第二间距。
8.如权利要求6所述的导线架，其特征在于所述环状凹槽的剖面是呈U形、V形、广口 形或狭口形。
9.如权利要求6或8所述的导线架，其特征在于所述环状凹槽内具有一粗糙面。
10.如权利要求6所述的导线架，其特征在于所述环状凹槽的深度及截面积相对所述 芯片承座是由最外圈的所述环状凹槽往最内圈的所述环状凹槽逐渐变大或逐渐变小。
全文摘要
本发明公开一种具有导线架的封装构造，包含一导线架、至少一半导体芯片、复数条导线及一封装胶体。所述导线架包含一芯片承座及复数个引脚。所述芯片承座具有一顶面及一底面，所述底面凹设有至少二环状凹槽，其中各所述环状凹槽是呈连续环状。所述复数个引脚是环绕排列在所述芯片承座的周围。所述半导体芯片设于所述芯片承座的顶面上。各所述导线分别电性连接所述半导体芯片至各所述引脚。所述封装胶体包覆所述芯片承座、所述半导体芯片、所述复数条导线以及所述复数个引脚的一部分，且所述封装胶体填入所述环状凹槽内，以形成至少二环状卡掣凸部。
文档编号H01L23/31GK101908519SQ200910203189
公开日2010年12月8日 申请日期2009年6月2日 优先权日2009年6月2日
发明者林俊廷, 陈家庆 申请人:日月光半导体制造股份有限公司