专利名称：半导体集成电路器件的利记博彩app
技术领域：
本发明涉及一种半导体集成电路器件，尤其涉及一种具有标准单元的半导体集成 电路器件，其中每个标准单元都有标准电容器。
背景技术：
一般的，在门阵列、基于单元的集成电路等等中已经实现了大规模的逻辑电路。这 些集成电路包含多个被称为“单元”的单位电路。这些单元被分类为逻辑单元、存储单元和标准单元。逻辑单元每个包括由与非门、 或非门、与门、或门和其它的门中的至少一个组成的逻辑电路。在预先所需的状态下将存储 单元设置或者编程为闪存。标准单元将逻辑单元彼此连接或者将存储单元与逻辑单元连 接。为此，标准单元位于逻辑单元之间或者位于存储单元和逻辑单元之间。这些单元通过 完成掩模图案布图来形成。对于这些单元，预先确定输入端与输出端的位置、响应速度和掩模图案布图。在用 于集成电路设计支持的辅助存储器件中储存这些单元的规格。用于集成电路设计支持的辅 助存储器件可以通过在芯片上布置这些单元和用线路连接这些单元来实现具有逻辑功能 的半导体集成电路器件。通过布局和布线工序设计半导体集成电路。布局和布线工序在布局步骤中在半导 体集成电路芯片上布置多个存储单元、具有各种逻辑功能的多个逻辑单元和多个标准单元 (被称为“过滤单元”)，随后在布线步骤中形成多条线。在这种情况下，标准单元仅实现连 接执行例如与和或运算的逻辑运算的逻辑电路的单一功能。即标准单元中不包括任何电路 元件。在半导体集成电路器件的核心区域布置多个逻辑单元和多个存储单元。当外部 和内部因素造成在半导体集成电路器件的核心区域内的电源/接地的假信号现象时，难于 进行补偿。同时，半导体集成电路器件容易受到在逻辑单元和存储单元中产生的电磁干扰 (EMI)的影响。为了补偿电源/接地的假信号现象和电磁干扰，在半导体集成电路器件中可以包 括附加的补偿电路。然而，附加的补偿电路可能会减少半导体集成电路器件的内部区域。
发明内容
因此，本发明涉及一种半导体集成电路器件，其基本上避免了由于现有技术的限 制和不足所导致的一个或多个问题。本发明的一个目的在于提供一种包含具有标准电容器的标准单元的半导体集成 电路器件，其适合于最小化其中的电源/接地的假信号现象。
本发明的另一个目的在于提供一种适合于防止在逻辑和存储单元中的电磁干扰 的半导体集成电路器件。本发明的再一个目的在于提供一种可以保持电源/接地的稳定性的半导体集成 电路器件。在下面的描述中将列出本发明的其它特征和优点，且根据下面的描述这些特征和 优点的一部分将是显而易见的，或者可以从本发明的实施领会到。通过说明书、权利要求书 以及附图中特别指出的结构可以实现和获得本发明的这些优点。根据本发明的一个总体的方面，一种半导体集成电路器件被划分为其中布置有多 个单元的核心区域和除了该核心区域之外的外围区域。半导体集成电路器件包括多个存 储单元，以所需的设置格式和所需的程序的任意一种布置在该核心区域；多个逻辑单元，布 置在该核心区域，执行各种逻辑功能；和多个标准单元，布置在核心区域中除了被存储单元 和逻辑单元占据的区域之外的其它区域，并在逻辑单元之间，用于连接逻辑单元，其中多个 标准单元的每个都包含标准电容器。根据下面的附图和详细描述，其它系统、方法、特征和优点对本领域的技术人员来 说应当是显而易见的。所有这些包含在描述中的系统、方法、特征和优点都将在本发明的范 围之内并被权利要求所保护。此部分的任何内容都不会成为权利要求的限制。更多的方面 和优点将结合实施例被论述。应当理解，本发明前面的概括性描述和后面的详细描述都是 典型性和解释性的，意在提供如权利要求所述的本发明进一步的解释。
给本发明提供进一步理解并且并入构成本申请一部分的附解说明了本发明 的实施例，并与说明书一起用于解释本发明。在附图中图1是表示根据本发明的实施例的半导体集成电路器件的示意图。图2是表示图1中的存储单元的示意图。图3是表示图1中的逻辑单元的示意图。图4是表示图1中的标准单元的示意图。图5是表示图1中的标准电容器的示意图。图6是表示具有图5中的标准电容器的标准单元的详细图。图7A是表示其中提供电源电压VDD给本发明的包含标准电容器的半导体集成电 路器件和现有技术的另一种半导体集成电路器件的状态的实验数据。图7B是表示其中提供接地电压给本发明的包含标准电容器的半导体集成电路器 件和现有技术的另一种半导体集成电路器件的状态的实验数据。
具体实施例方式现在将详细描述具体实施方式
，在附图中图解了这些实施方式的一些例子。下文 中提出的这些实施方式作为例子提供，以将其精神表达给本领域的普通技术人员。因此，这 些实施方式可以以不同的形式实施，并不限制于此处描述的这些实施方式。同时，为了附图 图示的方便，器件的尺寸和厚度可能被增大表现。在可能的情况下，在包括附图的本发明中 用相同的标记数字表示相同或者相似的部件。
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图1是表示根据本发明的实施例的半导体集成电路器件的示意图。参见图1，根据本发明的实施例的半导体集成电路器件包括连接在字线和位线 之间的多个存储单元MC 110、执行各种逻辑功能的多个逻辑单元LC 120和连接这些逻辑 单元LC 120的多个标准单元SC 130。半导体集成电路器件可以进一步包括接收多个控 制信号的多个控制端(未示出)、接收地址信号的多个地址端(未示出)、输入/输出数据 信号的多个数据端(未示出)以及从控制、地址和数据信号获得内部控制信号的接口部件 (未示出)。多个存储单元MC 110、多个逻辑单元LC 120和多个标准单元SC 130主要布置 在半导体集成电路器件的核心区域。通过布局和布线工序设计这种半导体集成电路器件。布局和布线工序在布局步骤 设计多个存储单元MC 110、多个逻辑单元LC 120、多个标准单元SC 130和模拟单元(未示 出)，随后在布线步骤中形成多条线。存储单元MC 110利用地址单元(未示出)的输出来工作。如图2所示，存储单元 MC 110可以包括连接在各自的字线WL与各自的位线BL之间的存储单元晶体管MT和存储 单元电容器MC。可利用内部电路元件布局来形成被包括在存储单元MC 110中的存储单元 晶体管MT和存储单元电容器MC。可以根据规格对这种存储单元MC 110进行不同的设计。如图3所示，逻辑单元LC 120可以包括有3个输入端Al、Bl和Cl与一个输出端 Fl的与非门121，和有3个输入端A2、B2和C2与一个输出端F2的或非门122。同样利用 内部电路元件布局来形成被包括在逻辑单元LC120中的与非门121和或非门122。多个逻辑单元LC 120被设计为包括至少一个具有工程师所需的逻辑功能的逻辑 门。即可以用执行各种逻辑功能的逻辑门来设计逻辑单元LC 120。例如，除了与非门121 和或非门122，逻辑单元LC 120还可以包括异或门、与门、或门和其它的门中的至少一个。 作为选择，逻辑单元LC 120可以被设计为由与非门121和或非门122组成，或者仅由单个 的逻辑门组成。形成多个逻辑单元LC 120之后，插入标准单元130至空余的空间。因此，标准单元 130位于多个逻辑单元LC 120之间且起到连接这些逻辑单元LC 120的功能。如图4所示， 这些标准单元130被设置为包括标准电容器SC。标准电容器SC可以由P-MOS或者N-MOS 电容器组成。当在半导体集成电路器件100中布置逻辑单元LC 120时，逻辑单元LC120之间的 空余空间彼此不同。因此，可以在标准单元130中插入根据固定的尺寸而具有不同的电容 量的标准电容器SC。标准电容器SC可以由具有多个第一接触部分135的上层板133和具有多个第二 接触部分136的下层板134组成。标准电容器SC的上层板的一个例子可以为掺杂的CVD(化 学气相沉积)多晶硅薄膜。可以在上层板133和下层板134之间插入栅绝缘层(未示出)。通常通过在半导体的衬底实施阱离子注入，在阱离子注入之后在半导体衬底的整 个表面上很薄地沉积绝缘薄膜，随后在绝缘薄膜上沉积用作栅电极的导电膜，以及在导电 膜上沉积掩模薄膜之后实施光学处理(Photo process)来形成标准电容器SC。图6是表示具有图5中的标准电容器的标准单元的详细图。参见图5和图6，在矩形空间中，标准单元130包括多个第一接触部分135、多个第 二接触部分136、导电层137、多晶硅层138和N阱层139。
如上所述，标准单元130位于多个逻辑单元LC(图1中的120)之间并且具有连接 逻辑单元LC 120的功能。标准单元130的N阱层139与逻辑单元LC 120的N阱层(未示 出)连接。这样，由于在多个逻辑单元LC 120之间的空余空间中插入了每个都有标准电容 器SC的标准单元130，所以能够防止在其中布置有逻辑单元LC 120和存储单元MC (图1中 的110)的核心区域内产生的电源/接地假信号现象。换句话说，虽然外部或者内部因素造成了在半导体集成电路器件的核心区域内的 电源电压/接地电压的失真，但是通过标准单元130中的标准电容器的充电/放电操作可 以使失真最小化。因此，半导体集成电路器件可以保持稳定的电源电压/接地电压而且提 高了电压的可靠性。此外，占据了半导体集成电路器件中空余空间的10 30%的标准单元可以最小 化在半导体集成电路器件的核心区域内可能产生的电磁干扰现象。因此，每个都有标准电容器SC的标准单元130在连接多个逻辑单元LC120的同 时，防止了在半导体集成电路器件内部产生电源电压/接地电压的假信号现象。如图1所示，多个存储单元MC(图1中的110)、多个逻辑单元LC(图1中的120) 和多个标准单元130被布置在半导体集成电路器件内。之后，在掩模步骤中可以形成接收 电源电压和接地电压的电压线、提供其它电压和信号给半导体集成电路器件的电路元件的 信号线、和多条字线与位线。图7A是表示其中提供电源电压VDD给本发明的包含标准电容器的半导体集成电 路器件和现有技术的另一种半导体集成电路器件的状态的实验数据。图7B是表示其中提 供接地电压给本发明的包含标准电容器的半导体集成电路器件和现有技术的另一种半导 体集成电路器件的状态的实验数据。如图7A所示，当提供1. 5V的电源电压给根据本发明实施例的包含标准单元(图 6中的130)的半导体集成电路器件时，半导体集成电路器件的内部因素造成了电源电压从 1. 5V降到1. 48V的电压降。另一方面，如果提供1. 5V的电源电压给现有技术中没有标准单 元的半导体集成电路器件，现有技术的半导体集成电路器件的内部因素造成了电源电压从 1. 5V降到1. 44V的严重的电压降。类似的，如图7B所示，当提供0. OOV的接地电压给根据本发明实施例的包含标准 单元(图6中的130)的半导体集成电路器件时，半导体集成电路器件的内部因素使接地电 压从0. OOV变化到0. 05V。然而，如果提供0. OOV的接地电压给现有技术中没有标准单元的 半导体集成电路器件，现有技术的半导体集成电路器件的内部因素使接地电压大幅度地从 0. OOV 变化到 0. IOVo如此，包括具有标准电容器SC的标准单元130的半导体集成电路器件可以提供电 源电压和接地电压的稳定性。此外，在本发明中位于空余空间用于逻辑单元的连接的标准单元包括标准电容器 SC，其允许在半导体集成电路器件中省略用来防止电源电压/接地电压的假信号现象和电 磁干扰现象的附加的补偿电路。因此，根据本发明实施例的半导体集成电路器件可以获得 充足的空余内部区域。尽管仅仅根据上述的实施例有限地解释了本发明，但是本领域的普通技术人员应当理解的是，本发明并不限于这些实施例，还包括在不偏离本发明的精神的情况下可以对 本发明进行的各种变化和修改。因此本发明的范围应由所附权利要求书及其等效范围确定。
权利要求
一种半导体集成电路器件，划分为其中布置有多个单元的核心区域和除了所述核心区域之外的外围区域，所述半导体集成电路器件包括多个存储单元，以所需的设置格式和所需的程序的任意一种布置在所述核心区域；多个逻辑单元，布置在所述核心区域，执行各种逻辑功能；和多个标准单元，布置在所述核心区域中除了被所述存储单元和所述逻辑单元占据的区域之外的其它区域，并在所述逻辑单元之间，用于连接所述逻辑单元；其中所述多个标准单元的每个都包含标准电容器。
2.根据权利要求1所述的半导体集成电路器件，其中所述标准电容器包括P-M0S和 N-M0S电容器中的任意一种。
3.根据权利要求1所述的半导体集成电路器件，其中所述标准单元约占据了所述半导 体集成电路器件中的空余空间的10 30%。
4.根据权利要求1所述的半导体集成电路器件，其中所述标准电容器根据所述逻辑单 元之间的距离具有不同的电容量。
5.根据权利要求1所述的半导体集成电路器件，其中所述存储单元包括连接在各自的 字线和各自的位线之间的存储单元晶体管，还包括存储单元电容器。
6.根据权利要求1所述的半导体集成电路器件，其中所述逻辑单元被设计为包含至少 一个具有所需逻辑功能的逻辑门。
7.根据权利要求6所述的半导体集成电路器件，其中所述逻辑单元被设计为仅由单个 逻辑门组成。
8.根据权利要求1所述的半导体集成电路器件，其中所述标准单元在形成所述多个逻 辑单元之后被插入到空余空间。
9.根据权利要求1所述的半导体集成电路器件，其中所述标准电容器包括具有多个第 一接触部分的上层板和具有多个第二接触部分的下层板。
10.根据权利要求9所述的半导体集成电路器件，其中所述标准电容器的所述上层板 是掺杂的化学气相沉积CVD多晶硅薄膜。
全文摘要
本发明公开了一种半导体集成电路器件。该半导体集成电路器件使用包括标准电容器的过滤单元作为连接逻辑单元的标准单元。这样，半导体集成电路器件可以最小化电源电压/接地电压的假信号现象并且提供电源电压/接地电压的稳定性。
文档编号H01L29/92GK101888236SQ20091017515
公开日2010年11月17日 申请日期2009年9月23日 优先权日2009年5月13日
发明者金基中 申请人:乐金显示有限公司