专利名称：半导体元件的制造方法
技术领域：
本发明实施例涉及集成电路元件，且特别涉及在栅极最后工艺(gatelastprocess)中N/P图案化的方法。
背景技术：
随着技术节点(technology nodes)縮小化，在一些IC设计中，随着元件尺寸縮小化，需要以金属栅极电极取代一般的多晶硅栅极电极以增进元件的效能。提供金属栅极结构(例如包括金属栅极电极而非多晶硅电极)为解决方案之一。 一种形成金属栅极堆叠(metal gate stack)的工艺被称作"栅极最后(gatelast)"工艺，其中最终的栅极堆叠是"最后"制造，其可使后续工艺数目减少，包含必须在形成栅极后才可进行的高温工艺。此外，随着晶体管尺寸的縮小，栅极氧化层的厚度需随着栅极长度的縮小而縮小以维持元件效能。为了减小栅极漏电流(gate leakage)，还会使用高介电常数(high-k)栅极绝缘层，其可允许较大物理厚度(physical thickness)的栅极绝缘层的使用，并同时维持相同的有效厚度(effective thickness)，如同在较大技术节点中所提供的一般栅极氧化层的厚度。
然而，在CMOS工艺中实施这样的结构与工艺是具有挑战性的。由于栅极长度縮小，这些问题更趋恶化。例如，在一"栅极最后"工艺中，形成金属栅极结构的N/P图案化是具有挑战性且复杂的，这是因为具有不同功函数(work functions)的金属层需形成在对应的nM0S元件及pM0S元件中。因此，工艺中可能需形成图案化光致抗蚀剂层以保护一种类型的元件的区域，而于另一种类型的元件的区域形成金属栅极，反之亦然。
因此，业界急需新颖且改进的金属栅极结构及元件，以及形成栅极的方法。
发明内容
为克服现有技术的缺陷，本发明一实施例提供一种半导体元件的制造方法，包括提供半导体基底；于半导体基底上形成高介电常数层；于高介电常数层上形成半导体层；移除半导体层的一部分，使半导体层在第一区中具有第一厚度，且半导体层在第二区中具有第二厚度，第二厚度低于第一厚度；于半导体层上形成硬掩模层；将硬掩模层、半导体层、及高介电常数层图案化以于第一区中形成第一栅极结构，及于第二区中形成第二栅极结构；于第一及第二栅极结构上形成层间介电层；在层间介电层上进行化学机械研磨，化学机械研磨大抵停止在第一栅极结构的半导体层；自第一栅极结构移除半导体层而形成第一沟槽，其中第二栅极结构的硬掩模层保护第二栅极结构的半导体层；形成第一金属层以填充第一沟槽；自第二栅极结构移除硬掩模层及半导体层而形成第二沟槽；以及形成第二金属层以填充第二沟槽。 本发明另一实施例提供一种半导体元件的制造方法，包括提供半导体基底；于半导体基底上形成高介电常数层；于高介电常数层上形成缓冲层；于缓冲层上形成硅层；部分蚀刻硅层，使硅层在第一区中具有第一厚度，且硅层在第二区中具有第二厚度，第二厚度低于第一厚度；于部分被蚀刻的硅层上形成硬掩模层；于第一区中形成第一栅极结构，及于第二区中形成第二栅极结构，第一栅极结构包括具有第一厚度的硅层，第二栅极结构包括具有第二厚度的硅层；于第一及第二栅极结构上形成层间介电层；在层间介电层上进行化学机械研磨，化学机械研磨大抵停止在第一栅极结构的硅层，且化学机械研磨移除第二栅极结构的硬掩模层的一部分；自第一栅极结构移除硅层而形成第一沟槽；形成第一金属层以填充第一沟槽；自第二栅极结构移除硬掩模层及硅层而形成第二沟槽；以及形成第二金属层以填充第二沟槽。 本发明又一实施例提供一种半导体元件的制造方法，包括提供半导体基底，具有第一区及第二区；在第一区上形成第一栅极结构，及于第二区上形成第二栅极结构；第一与第二栅极结构均包括形成于半导体基底上的高介电常数层、形成于高介电常数层上的硅层、以及形成于硅层上的硬掩模层，其中第一栅极结构的硅层具有第一厚度，而第二栅极结构的硅层具有第二厚度，第二厚度低于第一厚度；于第一及第二栅极结构上形成层间介电层；在层间介电层上进行化学机械研磨，使第一栅极结构的硅层露出；自第一栅极结构移除硅层以形成第一沟槽，其中第二栅极结构的硬掩模层保护第二栅极结构的硅层免于被移除；形成第一金属层以填充第一沟槽；自第二栅极结构移除硬掩模层及硅层以形成第二沟槽；以及形成第二金属层以填充第二沟槽。 因此，本发明实施例提供元件及方法，其包括沟槽结构，其可避免或减少于"栅极最后"工艺中形成金属栅极所遭遇的风险。
图1显示本发明数个实施例中，在栅极最后工艺中制造半导体元件的方法流程
图2A-2J显示根据图1所述的方法制作半导体元件的一系列工艺剖面图,并且，上述附图中的附图标记说明如下
100 方法；
102、104、106、108、110、112、114、116、118、120、122、124、126 步骤;200 半导体元件；202 基底；
204 浅沟槽绝缘结构；
206 pM0S元件；208 nM0S元件；
210、 210p、210n 栅极介电层；
211、 211p、211n 缓冲层；212 多晶硅层；220 图案化光致抗蚀剂层；222 蚀刻工艺；
224 厚度；
230、230p、230n 硬掩模层；232、234 栅极图案；240p、240n 栅极结构；
212p、212n 虚置多晶硅栅极； 242 间隙壁； 244 衬层； 246 源极/漏极区； 250 接触结构； 255 介电层； 260 化学机械研磨工艺； 262、266 沟槽； 264、268 金属层。
具体实施例方式
请参照图l，其显示在"栅极最后"工艺中制造半导体元件的方法100的流程图。请再参照图2A-2J，其显示根据图1所述的方法100在"栅极最后"工艺中制作半导体元件200的一系列工艺剖面图。半导体元件200可为集成电路或集成电路的一部分，其可包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源元件，例如电阻、电容、及电感、及有源元件，例如P型沟道场效应晶体管(pFET)、N型沟道场效应晶体管(nFET)、金属氧化物半导体场效应晶体管(MOSFET)、或互补式金属氧化物(CMOS)晶体管。应注意的是，半导体元件200的部分结构可于CMOS的制作流程中制造。因此，可了解的是可在图1的方法100进行前、期间、及之后提供额外的工艺，而一些其他工艺在此将仅简要描述。
方法IOO自步骤102开始，其中可提供半导体基底，其具有第一区及第二区。在图2A中，半导体元件200可包括基底202。在此实施例中，基底202包括结晶结构的硅基底(例如晶片)。基底202可包括各种掺杂结构，如本领域普通技术人员所知，其取决于设计需求，例如可为p型基底或n型基底。此外，基底202可包括各种掺杂区，例如p阱(p-typewells)或n阱(n-typewells)。在其他实施例中，基底202亦可包括其他元素半导体，例如锗(germanium)及钻石(diamond)。或者，基底202可包括化合物半导体，例如碳化硅、砷化镓、砷化铟、或磷化铟。再者，基底202可选择性地包括外延层(印i layer)(而可被施加应变以增进效能)和/或可包括绝缘层上覆硅(SOI)结构。 半导体元件200可包括隔离结构，例如形成在基底202中的浅沟槽绝缘结构(STI) 204，用以将一或多个元件彼此隔离。在此实施例中，浅沟槽绝缘结构204可隔离pMOS元件206及nMOS元件208。浅沟槽绝缘结构204可包括氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(fluoride-doped silicate glass, FSG)、和/或低介电常数材料。其他隔离方法和/或结构可能额外设置或取代STI结构。浅沟槽绝缘结构204的形成可例如对基底202使用反应性离子蚀刻(RIE)工艺来形成沟槽，接着使用沉积工艺于沟槽中填入绝缘材料，并接着进行化学机械研磨(CMP)工艺。 方法IOO继续进行至步骤104，可于半导体基底上形成高介电常数层(high-kdielectric layer)。半导体元件200可包括形成于基底上的栅极介电层210。栅极介电层210可包括界面层(interfacial layer)。界面层可包括氧化硅层(例如以热氧化或化学氧化形成)，其具有约5 A至约10 A的厚度。栅极介电层210还包括形成于界面层上的高介电常数材料层。在一实施例中，高介电常数材料层包括氧化铪。其他的高介电常数材料层例如包括氧化硅铪(hafnium silicon oxide)、氮氧硅铪(hafnium silicon oxynitride)、氧化钽铪(hafnium tantalum oxide)、氧化钛铪(hafnium titanium oxide)、氧化锆铪(hafnium zirconium oxide)、前述的组合、和/或其他适合材料。高介电常数层可以原子层沉积(ALD)或其他适合工艺形成。高介电常数层的厚度可介于约10A至30A之间。
方法100继续进行至步骤106，可于高介电常数层上形成缓冲层(barrierlayer)。在一些实施例中，缓冲层211可形成于高介电常数层上。缓冲层211可包括氮化钛或氮化钽，其具有厚度约10人至约50A之间。或者，缓冲层可选择性包括氮化硅。缓冲层211可以各种沉积方法形成，例如原子层沉积(ALD)、物理气相沉积(PVD)、溅镀(sputtering)、化学气相沉积(CVD)、或其他适合工艺。 方法100继续进行至步骤108，半导体层可形成于缓冲层上。半导体元件200可还包括多晶硅层(polysilicon or poly) 212，例如以CVD或其他适合沉积工艺形成于缓冲层211上。例如，硅烷(如SiH》可用作CVD工艺中的化学气体以形成多晶硅层212。多晶硅层212可包括厚度介于约400 A至约800入之间。或者，半导体层可包括非晶硅层。
方法100继续进行至步骤110，可将部分的半导体层移除，使半导体层在第一区中具有第一厚度，而半导体层在第二区中具有低于第一厚度的第二厚度。在栅极图案化之前，可部分蚀刻多晶硅层212，所蚀刻的区域将形成一种特定形式的元件，例如pM0S元件206或nM0S元件208。在此实施例中，多晶硅层212在nM0S元件208侧的区域可以干式蚀刻或湿式蚀刻工艺进行蚀刻。 在图2B中，可形成图案化光致抗蚀剂层220以保护pM0S元件206侧的多晶硅层212。图案化光致抗蚀剂层可以光刻(photolithography)、浸入式光刻(immersionlithography)、离子束刻写(ion-beam writing)、或其他适合图案化工艺来形成。在nM0S元件208侧未被保护的多晶硅层212可使用含氯气体或其他适合气体的气氛进行干式蚀刻工艺222(例如等离子体)而蚀刻之。或者，可选择性使用湿式蚀刻工艺，其包括使用含氢氧化物的溶液(例如氢氧化铵，ammonium hydroxide)、去离子水、和/或其他适合的蚀刻溶液。在nM0S元件208侧中的多晶硅层212的所需特定厚度可透过精准控制蚀刻工艺的蚀刻时间来达成。在此实施例中，多晶硅层212在nM0S元件208侧所移除的厚度224介于约300 A至约400 A之间。图案化光致抗蚀剂层220可接着以剥除工艺(stri卯ing)或其他适合技术移除。 方法100继续进行至步骤112，可于半导体层上形成硬掩模层(hard masklayer)。在图2C中，硬掩模层230可形成在被部分蚀刻的多晶硅层212上。硬掩模层230可包括氧化硅、氮化硅、氮氧化硅、和/或其他适合材料。硬掩模层230可使用例如CVD、 PVD、或ALD等方法形成。或者，如本领域普通技术人员所知，可形成抗反射涂布(anti-reflectivecoating, ARC)层或底部抗反射涂布(bottom anti-reflective coating, BARC)层在硬掩模层230上以强化随后的图案化工艺。可于硬掩模层230上形成图案化光致抗蚀剂层。图案化光致抗蚀剂层可包括pM0S元件206的栅极图案232及nM0S元件208的栅极图案234。栅极图案232及234可通过光刻、浸入式光刻、离子束刻写、或其他适合工艺而形成。
方法100继续进行至步骤114，可将硬掩模层、半导体层、缓冲层、及高介电常数层图案化以于第一区中形成第一栅极堆叠，以及于第二区中形成第二栅极堆叠。在图2D中，使用具有栅极图案232及234的图案化光致抗蚀剂层为掩模，借着干式或湿式蚀刻工艺将硬掩模层230图案化。而图案化后的硬掩模层230可用以图案化出pM0S元件206的栅极结构240p及mM0S元件208的栅极结构240n。栅极结构204p及240n可通过干式蚀刻、湿式蚀刻、或干式蚀刻与湿式蚀刻的组合而形成(例如栅极蚀刻或图案化)。例如，干式蚀刻工艺可使用含氟等离子体(例如包含C^的蚀刻气体)。或者，蚀刻工艺可包括多重蚀刻步骤以蚀刻各种栅极材料层。图案化光致抗蚀剂层(包括栅极图案232、234)可以剥除工艺或其他适合技术移除。 pM0S元件206的栅极结构240p可包括硬掩模层230p、虚置多晶硅栅极(dummypoly gate)212p、缓冲层211p、及栅极介电层210p(包括界面层及高介电常数层)。nM0S元件208的栅极结构240n可包括硬掩模层230n、虚置多晶硅栅极212n、缓冲层211n、及栅极介电层210n(包括界面层及高介电常数层)。应注意的是，nMOS元件208中的虚置多晶硅栅极212n的厚度小于pMOS元件206中的虚置多晶硅栅极212p。因此，nMOS元件208侧中的硬掩模层214n的厚度大于pMOS元件206侧中的硬掩模层214p。因此，在"栅极最后"的制作流程中，分别形成pMOS元件206及nMOS元件208的不同金属栅极(例如功函数金属)的N/P图案化困难度，因不同的虚置多晶硅厚度而变得较低，以下将较详细地讨论。
在图2E中，在栅极图案化之后(图1的步骤114)，可了解的是半导体元件200可经历CMOS制作流程中的进一步工艺以形成各种如本领域普通技术人员所知的结构。例如，栅极或侧壁间隙壁242可形成在栅极结构240p、240n的侧壁上。间隙壁242的材质可包括氧化硅、氮化硅、氮氧化硅、碳化硅、掺氟硅玻璃(FSG)、低介电常数材料、前述的组合、和/或其他适合材料。间隙壁242可包括多层结构(multi-layer configuration)。间隙壁242的形成方法包括沉积适合的介电材料以及对该材料进行非等向性蚀刻(anisotropicallyetching)以形成出间隙壁242的轮廓。衬层244可在形成间隙壁242之前形成在栅极结构240p及240n的侧壁上。衬层244可包括介电材料，例如氧化硅、氮化硅、和/或其他适合材料。 同样地，可在基底202中形成源极/漏极(S/D)区246。源极/漏极区246可包括轻掺杂源极/漏极区(LDD)及重掺杂源极/漏极区。可了解的是，轻掺杂源极/漏极区可于形成间隙壁242之前形成。源极/漏极区246可借着将p型掺质、n型掺质、或杂质(impurity)注入进基底202中而形成，取决于所欲形成的晶体管结构(例如，pM0S或nM0S)。源极/漏极区246的形成方法可包括光刻工艺、离子注入、扩散工艺、和/或其他适合工艺。之后，进行退火工艺(a皿ealing process)以活化源极/漏极区246。退火工艺可以适合的方法实施，例如快速退火(r即id thermal annealing, RTA)或激光退火。再者，pM0S元件206的源极/漏极区246可包括具有SiGe结构的凸起的源极/漏极区(raised S/Dregions withSiGe features)。例如，SiGe结构可以外延工艺(印itaxy process)形成，因此SiGe结构可在基底202中可以结晶状态形成。因此，可于pM0S元件208中获得应变沟道(strainedchannel)以增进载子移动率(carrier mobility)并强化元件效能。 再者，可形成接触结构(contact features) 250 (例如硅化物)，并连接源极/漏极区246。接触结构250可通过硅化(自对准硅化，self-aligned silicide)工艺而形成于源极/漏极区246上。例如，可紧邻硅结构形成金属材料，接着将温度升高以退火，并造成金属材料与下方的硅发生反应而形成硅化物，以及接着将为反应的金属材料蚀刻移除。接触结构250可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或前述的组合。应注意的是，硬掩模层230p及230n分别保护虚置多晶硅栅极212p及212n，使免于硅化工艺。 接触蚀刻停止层(CESL)可以氮化硅、氮氧化硅、和/或其他适合材料形成。CESL的成份可基于对半导体元件200的一或更多额外结构的蚀刻选择性(etching selectivity)而选定。再者，CESL可形成作拉伸CESL或压縮CESL，取决于所需晶体管形式。
方法100继续进行至步骤116，可于第一栅极堆叠及第二栅极堆叠上形成层间介电层(ILD)。介电层255 (例如层间介电层)可形成于包含CESL的栅极结构240p、240n上。介电层255可以化学气相沉积(CVD)、高密度等离子体化学气相沉积(high density plasmaCVD)、旋转涂布(spin-on)、溅镀、或其他适合方法形成。介电层255可包括氧化硅、氮氧化硅、或低介电常数材料。在一实施例中，介电层255包括高密度等离子体(HDP)介电材料及高深宽比工艺(high aspect ratio process, HARP)介电材料，用以填充pM0S元件206及nM0S元件208间的缺口 (gap)。 方法100继续进行至步骤118，可于层间介电层上进行化学机械研磨(CMP)。在图2F中，在"栅极最后"工艺中，可将虚置多晶硅栅极212p、212n移除，最终使金属栅极结构得以形成并取代虚置多晶硅栅极。因此，介电层255可通过化学机械研磨工艺260而平坦化，直至到达或露出pM0S元件206侧中的虚置多晶硅栅极212p的顶部。因为虚置多晶硅栅极212p与212n具有不同的厚度，nM0S元件208侧中的部分的硬掩模层230n在化学机械研磨工艺260之后仍保留。因此，nM0S元件208侧中的虚置多晶硅栅极212n在化学机械研磨工艺260之后不会露出。 方法100继续进行至步骤118，可将第一栅极堆叠中的半导体材料移除，因而形成第一沟槽。在图2G中，在化学机械研磨工艺260之后，栅极结构240p中的需置多晶硅栅极212p可被移除。例如，选择性蚀刻多晶硅以自栅极结构240p中移除虚置多晶硅栅极212p。虚置多晶硅栅极212p的选择性移除提供了沟槽262，于其中可形成金属栅极。虚置多晶硅栅极212p可使用湿式和/或干式蚀刻移除。在一实施例中，湿式蚀刻工艺包括浸入含氢氧化物的溶液(例如氢氧化铵)、去离子水、和/或其他适合的蚀刻溶液。应注意的是，既然余留的硬掩模层230n保护下方的需置多晶硅栅极212n， nM0S元件208侧中的需置多晶硅栅极212n没有被移除。因此，此实施例提供一种N/P图案化结构，不需分别形成图案化光致抗蚀剂层以保护一种形式的元件，便可形成另一种形式的元件的金属栅极，反之亦然。因此，"栅极最后"工艺中的N/P图案化可大幅简化。 方法100继续进行至步骤120，可形成第一金属层以大抵填充第一沟槽。在图2H中，可沉积金属层264以填充沟槽262。金属层264可包括任何适于形成金属栅极或其部分的金属材料，包括功函数层、衬层、界面层、晶种层、粘着层、缓冲层等等。金属层264可以PVD或其他适合工艺形成。金属层264可包括p型功函数金属(P-metal)，其提供适合于pM0S元件206中运作的栅极电极。p型功函数金属(P-metal)的材质包括氮化钛、氮化鸨、氮化钽、导电金属氧化物、和/或其他适合材料。金属层264可还包括形成于功函数金属层上的填充金属层(fill metal layer)。填充金属层可包括铝、钨、或其他适合材料。在一实施例中，填充金属可包括钛层，其用作湿润层(wettinglayer)，以及铝层，用以填充沟槽的剩余部分。填充金属层可通过使用CVD、PVD、电镀(plating)、无电镀、或其他适合工艺而沉积。可进行CMP工艺以将半导体元件200平坦化。CMP工艺可将沟槽262外的金属层264移除，并提供P型功函数金属栅极结构(P-metal gate structure)于半导体元件200中。
方法100继续进行至步骤122，可将硬掩模层及半导体层自第二栅极堆叠中移除，因而形成第二沟槽。在图21中，余留的硬掩模层230n及虚置多晶硅栅极212n可通过干式或湿式蚀刻而自栅极结构240n中移除。例如，硬掩模层230n可通过可选择性移除硬掩模层但不移除多晶硅的湿式蚀刻浸泡(wet etch dip)而移除。虚置多晶硅栅极212n可接着以类似于上述移除pMOS元件206中的虚置多晶硅栅极212p的方法移除。或者，硬掩模层230n及虚置多晶硅栅极212n可选择性地在同一蚀刻工艺中移除，其中蚀刻工艺停止于缓冲层211n。硬掩模层230n及虚置多晶硅栅极212n的选择性移除提供了沟槽266，于其中将形成金属栅极。 方法100继续进行至步骤124，可形成第二金属层以填充第二沟槽。在图2J中，可沉积金属层268以填充沟槽266。金属层268可包括任何适于形成金属栅极或其部分的金属材料，包括功函数层、衬层、界面层、晶种层、粘着层、缓冲层等等。金属层268可以PVD或其他适合工艺形成。金属层268可包括n型功函数金属(N-metal)，其提供适合于nMOS元件208中运作的栅极电极。n型功函数金属(N-metal)的材质例如可包括铝钛(如TiAl)、氮化铝钛、其他铝化物(aluminides)、和/或其他适合材料。金属层268可还包括形成于功函数金属层上的填充金属层。填充金属层可包括铝、钨、或其他适合材料。在一实施例中，填充金属可包括钛层，其用作湿润层，以及铝层，用以填充沟槽的剩余部分。填充金属层可通过使用CVD、 PVD、电镀、无电镀、或其他适合工艺而沉积。可进行CMP工艺以将半导体元件200平坦化。CMP工艺可将沟槽266外的金属层268移除，并提供n型功函数金属栅极结构(N-metal gate structure)于半导体元件200中。 在一些实施例中，方法100可继续进行而还包括额外的工艺，例如是保护层的沉积、接点的形成、内连线的形成(例如，线路及通孔、金属层、层间介电层等，其提供电性内连线至包含所形成的金属栅极的元件)。例如，多层内连线包括垂直内连线，如公知的通孔(vias)及接点(contacts)，及水平内连线，如金属线路。不同的内连线结构可采用不同的导电材料，其包括铜、钨、和/或硅化物。在一实施例中，使用镶嵌工艺(damasceneprocess)以形成与铜有关的多层内连线结构。 总之，可进行"栅极最后"工艺以形成金属栅极结构。在"栅极最后"工艺中，形成nM0S及pM0S元件的金属栅极结构的问题可通过提供不同的虚置多晶硅栅极厚度而解决。特别是，在一种形式的元件(例如nMOS或pMOS)的区域中的部分多晶硅层在栅极的图案化与蚀刻之前被移除。因此，后续形成于被部分移除的多晶硅层上的硬掩模层将于形成另一种形式的元件的金属栅极期间，保护一种形式的元件的虚置多晶硅栅极。因此，分别于nMOS元件及pMOS元件中形成金属栅极的N/P图案化工艺可大幅简化，即使元件的尺寸持续地在先进技术节点(例如，45nm或更小)中縮小。再者，栅极高度的控制借着所公开的实施例而改进。可了解的是，所公开的不同实施例提供数个不同优点，然对所有实施例而言，无特定的优点是必须的。 因此，所提供的方法用以制造半导体元件，包括提供半导体基底，于半导体基底上形成高介电常数层，于高介电常数层上形成半导体层，移除部分的半导体层而使半导体层在第一区中具有第一厚度，并于第二区中具有低于第一厚度的第二厚度，于半导体层上形成硬掩模层，将硬掩模层、半导体层、及高介电常数层图案化以于第一区中形成第一栅极结构，并于第二区中形成第二栅极结构，于第一栅极结构及第二栅极结构上形成层间介电层 (ILD)，在层间介电层上进行第一化学机械研磨，其大抵停止于第一栅极结构的半导体层，
自第一栅极结构移除半导体层，因而形成第一沟槽，其中第二栅极结构的硬掩模层保护第 二栅极结构的半导体层，形成第一金属层以填充第一沟槽，自第二栅极结构移除硬掩模层 及半导体层，因而形成第二沟槽，以及形成第二金属层以填充第二沟槽。
本发明实施例还提供一种制作半导体元件的方法，包括提供半导体基底，于半导 体基底上形成高介电常数层，于高介电常数层上形成缓冲层，于缓冲层上形成硅层，蚀刻 部分的硅层而使硅层在第一区中具有第一厚度，并于第二区中具有低于第一厚度的第二厚 度，于被部分蚀刻的硅层上形成硬掩模层，在第一区中形成第一栅极结构，并于第二区中形 成第二栅极结构，第一栅极结构包括具有第一厚度的硅层，而第二栅极结构包括具有第二 厚度的硅层，于第一栅极结构及第二栅极结构上形成层间介电层(ILD)，在层间介电层上进 行化学机械研磨，其大抵停止于第一栅极结构的硅层，自第一栅极结构移除硅层，因而形成 第一沟槽，形成第一金属层以填充第一沟槽，自第二栅极结构移除硬掩模层及硅层，因而形 成第二沟槽，以及形成第二金属层以填充第二沟槽。 再者，本发明实施例还提供一种制作半导体元件的方法，包括提供半导体基底，其 具有第一区及第二区，在第一区中形成第一栅极结构，并于第二区中形成第二栅极结构，第 一与第二栅极结构均包括形成于基底上的高介电常数层、形成于高介电常数层上的硅层、 以及形成于硅层上的硬掩模层，其中第一栅极结构的硅层具有第一厚度，而第二栅极结构 的硅层具有低于第一厚度的第二厚度，于第一栅极结构及第二栅极结构上形成层间介电层 (ILD)，在层间介电层上进行化学机械研磨，使第一栅极结构的硅层露出，自第一栅极结构 移除硅层，因而形成第一沟槽，其中第二栅极结构的硬掩模层保护第二栅极结构的硅层免 于被移除，形成第一金属层以填充第一沟槽，自第二栅极结构移除硬掩模层及硅层，因而形 成第二沟槽，以及形成第二金属层以填充第二沟槽。 因此，本发明实施例提供元件及方法，其包括沟槽结构，其可避免或减少于"栅极 最后"工艺中形成金属栅极所遭遇的风险。 虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何所 属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润 饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种半导体元件的制造方法，包括提供一半导体基底；于该半导体基底上形成一高介电常数层；于该高介电常数层上形成一半导体层；移除该半导体层的一部分，使该半导体层在一第一区中具有一第一厚度，且该半导体层在一第二区中具有一第二厚度，该第二厚度低于该第一厚度；于该半导体层上形成一硬掩模层；将该硬掩模层、该半导体层、及该高介电常数层图案化以于该第一区中形成一第一栅极结构，及于该第二区中形成一第二栅极结构；于该第一及第二栅极结构上形成一层间介电层；在该层间介电层上进行一第一化学机械研磨，该第一化学机械研磨大抵停止在该第一栅极结构的该半导体层；自该第一栅极结构移除该半导体层而形成一第一沟槽，其中该第二栅极结构的该硬掩模层保护该第二栅极结构的该半导体层；形成一第一金属层以填充该第一沟槽；自该第二栅极结构移除该硬掩模层及该半导体层而形成一第二沟槽；以及形成一第二金属层以填充该第二沟槽。
2. 如权利要求1所述的半导体元件的制造方法，其中该第一金属层的形成包括 于该半导体基底上沉积一第一金属材料，该第一金属材料大抵填充该第一沟槽；以及 进行一第二化学机械研磨以移除该第一沟槽外的该第一金属材料。
3. 如权利要求2所述的半导体元件的制造方法，其中该第二金属材料的形成包括 于该半导体基底上沉积一第二金属材料，该第二金属材料大抵填充该第二沟槽；以及 进行一第三化学机械研磨以移除该第二沟槽外的该第二金属材料。
4. 如权利要求1所述的半导体元件的制造方法，其中该第一金属层包括一金属，具有 一第一功函数。
5. 如权利要求4所述的半导体元件的制造方法，其中该第二金属层包括一金属，具有 一第二功函数，该第二功函数不同于该第一功函数。
6. 如权利要求5所述的半导体元件的制造方法，其中具有该第一功函数的该金属为一 N型金属，且该第一栅极结构为一nMOS元件的一部分；以及其中具有该第二功函数的该金属为一 P型金属，且该第二栅极结构为一 PM0S元件的一 部分。
7. 如权利要求1所述的半导体元件的制造方法，还包括 在形成该高介电常数层之前，于该半导体基底上形成一界面层；以及 在形成该半导体层之前，于该高介电常数层上形成一缓冲层； 其中该高介电常数层形成于该界面层上； 其中该半导体层形成于该缓冲层上。
8. 如权利要求1所述的半导体元件的制造方法，还包括 形成一图案化光致抗蚀剂层以保护该第一区中的该半导体层；以及 将该第二区中的未被保护的该半导体层自该第一厚度蚀刻至该第二厚度。
9. 一种半导体元件的制造方法，包括提供一半导体基底；于该半导体基底上形成一高介电常数层；于该高介电常数层上形成一缓冲层；于该缓冲层上形成一硅层；部分蚀刻该硅层，使该硅层在一第一区中具有一第一厚度，且该硅层在一第二区中具有一第二厚度，该第二厚度低于该第一厚度；于部分被蚀刻的该硅层上形成一硬掩模层；于该第一区中形成一第一栅极结构，及于该第二区中形成一第二栅极结构，该第一栅极结构包括具有该第一厚度的该硅层，该第二栅极结构包括具有该第二厚度的该硅层；于该第一及第二栅极结构上形成一层间介电层；在该层间介电层上进行一化学机械研磨，该化学机械研磨大抵停止在该第一栅极结构的该硅层，且该化学机械研磨移除该第二栅极结构的该硬掩模层的一部分；自该第一栅极结构移除该硅层而形成一第一沟槽；形成一第一金属层以填充该第一沟槽；自该第二栅极结构移除该硬掩模层及该硅层而形成一第二沟槽；以及形成一第二金属层以填充该第二沟槽。
10. 如权利要求9所述的半导体元件的制造方法，其中该第一金属层由一具有一第一功函数的一金属形成，而该第二金属层由一具有一第二功函数的一金属形成，其中该第一功函数不同于该第二公函数。
11. 如权利要求10所述的半导体元件的制造方法，其中该第一栅极结构为一pM0S元件的一部分，而该第二栅极结构为一 nM0S元件的一部分。
12. 如权利要求11所述的半导体元件的制造方法，其中该第一厚度与该第二厚度之间的差异介于约300A至约400A之间。
13. —种半导体元件的制造方法，包括提供一半导体基底，具有一第一区及一第二区；在该第一区上形成一第一栅极结构，及于该第二区上形成一第二栅极结构；该第一与该第二栅极结构均包括形成于该半导体基底上的一高介电常数层、形成于该高介电常数层上的一硅层、以及形成于该硅层上的一硬掩模层，其中该第一栅极结构的该硅层具有一第一厚度，而该第二栅极结构的该硅层具有一第二厚度，该第二厚度低于该第一厚度；于该第一及该第二栅极结构上形成一层间介电层；在该层间介电层上进行一化学机械研磨，使该第一栅极结构的该硅层露出；自该第一栅极结构移除该硅层以形成一第一沟槽，其中该第二栅极结构的该硬掩模层保护该第二栅极结构的该硅层免于被移除；形成一第一金属层以填充该第一沟槽；自该第二栅极结构移除该硬掩模层及该硅层以形成一第二沟槽；以及形成一第二金属层以填充该第二沟槽。
14. 如权利要求13所述的半导体元件的制造方法，其中该第一栅极结构及该第二栅极结构的形成包括于该半导体基底上形成该高介电常数层；于该高介电常数层上形成该硅层；形成一图案化光致抗蚀剂层以保护该第一区中的该硅层；蚀刻该第二区中的该硅层的一部分；移除该图案化光致抗蚀剂层；于该硅层上形成该硬掩模层；以及将该硬掩模层、该硅层、及该高介电常数层图案化以于该第一区中形成该第一栅极结构及于该第二区中形成该第二栅极结构。
15.如权利要求13所述的半导体元件的制造方法，其中该第一金属层包括一N型功函数金属，而该第二金属层包括一 P型功函数金属。
全文摘要
一种半导体元件的制造方法，包括提供基底，依序形成高介电常数层及半导体层，移除部分半导体层，其在第一区及第二区分别具有第一及第二厚度，形成硬掩模层，将硬掩模层、半导体层、及高介电常数层图案化以于第一区及第二区分别形成第一栅极结构及第二栅极结构，于基底上形成层间介电层，进行研磨，大抵停止在第一栅极结构的半导体层，自第一栅极结构移除半导体层而形成第一沟槽，第二栅极结构的硬掩模层保护其下的半导体层，以第一金属层填充第一沟槽，自第二栅极结构移除硬掩模层及半导体层而形成第二沟槽，以及以第二金属层填充第二沟槽。本发明包括沟槽结构，其可避免或减少于“栅极最后”工艺中形成金属栅极所遭遇的风险。
文档编号H01L21/28GK101714526SQ20091017511
公开日2010年5月26日 申请日期2009年9月16日 优先权日2008年10月6日
发明者庄学理, 郑光茗, 钟昇镇 申请人:台湾积体电路制造股份有限公司