半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置，且特别涉及一种具有梯度组成的密封层的半导 体装置。
背景技术：
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进 步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂 的电路。然而，这些迸步也增加了制造IC工艺的复杂性，因此IC工艺也需 要有同样的进展才能实现更先进的集成电路IC工艺。
在IC革新的过程中，功能密度(也即每个芯片区域上互连装置的数量)
已普遍地增加，然而几何尺寸(也即在工艺中所能创造的最小元件或线)也越 来越小。这些縮小尺寸的工艺通常能增加产品效能和提供较低的相关成本。
但某些尺寸的下降也产生相对较高的功率消耗(power dissipation)值，其可用 低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来适应。CMOS 元件通常是由栅极氧化物及多晶硅栅极电极形成。当元件尺寸继续縮小时， 其所需要的是使用金属材料来作为栅极电极及使用高介电常数介电质作为 栅极介电层来增进装置效能。然而，当在CMOS制造流程中整合高介电常数 /金属栅极元件时却产生了问题。例如，在图案化或蚀刻栅极时，有可能会伤 害到高介电常数层及金属层的边缘。并且，在随后的热工艺中，高介电常数 及金属材料可能会遭到污染而使例如载流子迁移率、临界电压及可靠度等效 能降低，。
因此，业界需要的是新颖且改良的方法及装置来适应上述的问题。

发明内容
为了解决现有技术存在的上述问题，在一实施例中，本发明提供一种半 导体装置，包含 一半导体基材；以及一形成在该基材上的晶体管，该晶体管包含 一具有高介电常数介电质及金属栅极的栅极堆叠； 一形成在该栅极
堆叠的侧壁上的密封层，该密封层具有一内部边缘及外部边缘，该内部边缘
与该栅极堆叠的侧壁相接(interfacing); —形成在该密封层的外部边缘的间 隔物；及一设置在该栅极堆叠两侧的源/漏极区，该源/漏极区包含一沿着该 密封层的外部边缘对齐的轻掺杂源/漏极(LDD)区。
在另一实施例中，本发明提供一种半导体装置，包含 一半导体基材； 以及一形成在该基材中的晶体管；该晶体管包含 一具有一界面层、高介电 常数介电层及金属层的的栅极堆叠； 一形成在该栅极堆叠的两侧的密封层， 该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠的侧壁相 接； 一形成在该密封层的外部边缘上的间隔物及数个配置在该栅极堆叠的 两侧的源/漏极区；每个源/漏极区包含一沿着该密封层的内部边缘的轻掺杂 区域及一沿着该间隔物的外部边缘对齐的重掺杂区域；其中该密封层具有一
邻近于该内部边缘的第一组成及具有一邻近于该外部边缘的第二组成，该第 一组成与该第二组成不相同。
在另一其他实施例中，本发明提供一种半导体装置的制造方法，包含 提供一半导体基材，具有一高介电常数介电层及一金属层形成于其上；图案 化该高介电常数层及该金属层以形成一具有侧壁的栅极结构；在该栅极结构 上进行一第一处理工艺；在该栅极结构及该基材上形成一密封层；在该密封 层上进行一第二处理工艺；以及移除该密封层的一第一部分以使该密封层的 一第二部分残留于该栅极结构的侧壁上。
本发明提供简单且具有经济效益的密封结构及方法，以维持金属栅极高 介电常数介电质的完整性，并因此改善了装置效能及可靠度。
为上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合附图，作详细说明如下。


图1为一实施例中的具有高介电常数金属栅极结构的半导体装置的制造 流程图。
图2a 图2e为半导体装置于各种制造阶段的一系列剖面图。 图3为具有一单一膜层的密封层的半导体装置剖面图。图4为具有一双重膜层的密封层的半导体装置剖面图。图5a及图5b为制造具有梯度组成的密封层的半导体装置剖面图。图6a及图6b为制造另一种具有梯度组成的密封层的半导体装置剖面图。图7a及图7b为制造另一种具有梯度组成的密封层的半导体装的剖面图。图8为实施于图5a 图7b中的氮化硅密封层的梯度组成。图9为实施于图5a 图7b中的氮氧化硅密封层的梯度组成。图10为实施于图5a 图7b中的含碳、锗或硅的密封层的梯度组成。图11为实施于图5a 图7b中的含金属物质的密封层的梯度组成。上述附图中的附图标记说明如下200、 300、 400、 500、 600、 700-半导体装置202~基材204、 204a 栅极介电层206、 206a 金属栅极208、 208a 多晶硅层209~栅极堆叠210、 310 栅极堆叠的边缘220、 240、 250~处理工艺230、 230a 密封层304~隔离结构320-单一膜层密封层330~间隔物322-单一膜层的密封层的厚度325~轻掺杂源/漏极332 间隔物的厚度340~源/漏极区410 第一密封层420 第二密封层430~双重密封层的厚度510、 510a 具有梯度组成的密封层 512、 722~界面 514、 724 顶部表面
610、 620、 630、 610a、 620a、 630a 具有梯度组成的多重膜层密封层 710~密封层
710a 具有梯度组成的密封层
800、 900、 1000、 1100-梯度组成组成图
802、 902、 1002、 U02 界面
804、卯4、 1004、 1104~顶部表面
810 SiNx中的氮组成曲线
820 SiNx中的氧组成曲线
910 SiONx中的氮组成曲线
920 SiONx中的氧组成曲线
1010 碳、锗及硅的组成曲线
1110 金属物质的组成曲线
具体实施例方式
在本说明书的各种例子中可能会出现重复的元件标记以便简化描述，但 这不代表在各个实施例和/或附图之间有何特定的关连。再者，当提到某一层 在另一层"之上"或"上方"，可代表两层之间直接接触或中间更插有其他 元件或膜层。各种元件可能以任意不同比例显示以使附图清晰简洁。
图1示出本发明用以制造具有高介电常数金属栅极结构的半导体装置的 方法100的流程图。图2a至图2e示出依照图1方法100的半导体各阶段工 艺剖面示意图。可知的是，方法100中的部分步骤可应用于正常CMOS的制 造流程中，故有些步骤在此会仅会做些简单的描述。并且，图2a至图2e仅 为简化的附图以使本发明提供的概念能易于明了。例如，虽然附图举例栅极 堆叠为单一装置，半导体装置200可包含晶体管、电阻、电容、电感(inductor)、 熔丝等各种公知的装置以形成集成电路。
方法IOO起始于方块110，其为提供具有高介电常数介电层、金属层及 多晶硅层形成于其上的半导体基材。半导体装置200可包含例如为硅基材的半导体基材200。或者，基材202可包含锗化硅、砷化镓或其他合适半导体 材料。基材202可进一步包含其他元件，例如为各种掺杂区域、埋入层和/ 或外延层。此外，基材202可为在绝缘体上的半导体，例如绝缘层上覆硅 (SOI)。在其他实施例中，半导体基材202可包含掺杂的外延层、梯度半 导体层和/或可进一步包含有一半导体层位于另一个不同型态的半导体层上， 例如为硅层在锗化硅层上。于另一例子，化合物半导体基材可包含多层硅结 构或硅基材可包含多层化合物半导体结构。半导体装置200可进一步包含隔离结构(图中未显示)，例如，公知的 是形成于基材202中的浅沟槽隔离(STI)元件，用以隔离基材中的有源元 件。隔离结构可由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或己公知的低 介电常数材料形成。半导体装置200可进一步包含形成于基材202上的含界面层/高电常数介 电层的栅极介电层204。界面层包含形成于基材202上的厚度约为5至10 A 的氧化硅层。高介电常数介电层204可由原子层沉积法(ALD)或其他合适 技术形成。高介电常数介电层204的厚度约为10至40A。高介电常数介电 层可包含H幻2。或者，高介电常数介电层212可选择性地包含其他高介电常 数介电质，例如HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO或前述的组合。 半导体装置200可进一步包含盖层，用以调控金属层的功函数(对栅极电极)， 以使N型金属氧化物半导体(NMOS)晶体管装置及P型金属氧化物半导体 (PMOS)晶体管装置能各自有适当的效能。例如，盖层可包含LaO、 LaSiO、 MnO、 Al203或其他合适材料。此盖层可形成在高介电常数介电层上或其下。半导体装置200可进一步包含形成于栅极介电层204上的金属栅极层 206。金属栅极层206的厚度约为10至200 A。金属栅极层206可由各种沉 积技术形成，例如为化学气相沉积(CVD)、物理气相沉积(PVD或溅镀)、 电镀或其他合适技术。金属栅极层206可包含氮化钛、氮化钽、硅化锆(ZrSi2)、 硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、氮化钨(WN)或其他合适材料。 半导体装置200可进一步包含多晶硅层208，其为通过沉积或其他合适工艺 形成于金属栅极层206上。接着进行方块120的步骤，其为将多晶硅层、金属栅极层及栅极介电层 图案化形成栅极结构。在图2b中，半导体装置200可进一步包含形成于多晶硅层208上的硬掩模。硬掩模可由沉积工艺或其他合适工艺形成。硬掩模 可包含氮化硅、氮氧化硅、碳化硅或其他合适材料。用于图案化栅极的图案 化的光致抗蚀剂层可由光学光刻工艺形成。光学光刻工艺可包含旋转涂布 (spin-coating)、软烘烤(soft-baking)、曝光、后烘烤(post-baking)、显 影(developing)、润洗(rinsing)、干燥及其他合适工艺。或者，可由浸润 式光亥!j (immersion lithography)、离子束光亥U (ion國beam lithography)或其 他合适工艺来进行图案化。可进行第一蚀刻工艺以图案化硬掩模，并可使用 此图案化的硬掩模来蚀刻(第二蚀刻工艺)多晶硅层208、金属栅极层206 及栅极介电层204以形成栅极堆叠209。第二蚀刻工艺可包含干蚀刻或湿蚀 刻工艺。并且，第二蚀刻工艺可具有高选择性使蚀刻工艺以使蚀刻工艺可停 止于基材202。图案化的光致抗蚀剂层及硬掩模可由剥离法或其他合适工艺 移除。如此，栅极堆叠209可包含多晶硅层208a、金属栅极层206a及栅极 介电层204 a。
在图2c中，继续进行方块130的步骤，其为可选择性地在栅极结构上 进行处理工艺。可观察到栅极堆叠209中的金属栅极层206a及高介电常数 栅极介电层204a的边缘(或侧壁)210可能会在蚀刻工艺中遭到损坏。如此， 半导体装置200的效能相当依赖尺寸大小(例如栅极长度及宽度)，不同的 栅极长度及宽度能使效能特质产生变化，例如临界电压。这些边缘或侧壁可 由进行处理工艺220来修复，以提供对于密封层的理想界面(例如良好的黏 合性)，其会于以下的图2d中作讨论。
在某些实施例中，处理工艺220可包含使用含氮或氧的气体(例如，氮 气、氧气、 一氧化氮、 一氧化二氮、氨气等)的等离子体处理。在其他实施 例中，处理工艺220可包含氮或氧的注入工艺。在某些其他实施例中，处理 工艺220可包含温度低于20(TC的低温氧化工艺以在侧壁上形成薄的单分子 层(monolayer)。此低温氧化工艺可包含原子层沉积法(ALD)、单分子层 沉积法(MLD)或UV氧化法。此外，沉积工艺可包含等离子体辅助型沉积 工艺(plasma enhanced deposition process)。在其他实施例中，处理工艺可 包具有含氮及氧的气体(例如，氮气、氧气、 一氧化氮、 一氧化二氮、氨气 等)的热修复(thermalrepairing)或退火工艺。热修复或退火可包含快速热 退火(RTA)、激光尖峰退火(LSA)、闪光灯退火(FLA)及炉管退火(fiimace
10annealing)。热修复可选择性地包含在低温下(低于200°C )做长时间的加热， 或在高温下(高于20(TC)作短时间的加热。可知的是，上述说明的各种处 理工艺皆可以任意组合形式实施。
接着，进行方块140的步骤，其为在包含金属栅极层206a及栅极介电 层204a的栅极堆叠209的侧壁上形成密封层。在图2d中，密封层240可通 过化学气相沉积(CVD)或其他合适技术形成在栅极堆叠209及基材202上。 密封层230可包含介电材料，例如为氮化硅(SiNx)、氧化硅(SiOx)、氮 氧化硅、碳化硅、硅、锗化硅或其他合适材料。或者，密封层230可包含氧 气收集材料(oxygen getteringmateriall)，例如为含有钛、钽、锆、铪、钨、 钼或前述的组合的金属、合金、化合物或介电质。
接着，进行方块150的步骤，其为可选择性地在密封层上进行处理工艺 240。处理工艺240近似于图2c中的处理工艺220，其可在密封层230沉积 之后进行，以改善密封层230与金属栅极层206a及高介电常数介电层204a 之间的界面。可知的是，于图2c中所讨论的处理工艺可以任意组合形式实 施。
接着，进行方块160的步骤，其为移除一部分的密封层。在图2e中， 可在密封层230上进行例如为干蚀刻技术的蚀刻工艺，使仅有部分的密封层 230a残留在高介电常数栅极介电层204a、金属栅极层206a上及部分或全部 的多晶硅层208a的侧壁上。值得注意的是，密封层230a可保护高介电常数 介电层204a及金属栅极层206a在之后的工艺中避免遭到伤害。如此一来， 栅极结构209的完整性即可在各个半导体工艺中仍能保持，且可靠度及装置 效能也可因此获得改善。在某些实施例中，处理工艺250可在移除一部分的 密封层后进行，以改善密封层230与金属栅极层206a及高介电常数栅极介 电层204a之间的界面。处理工艺250近似于图2c的处理工艺220，可知的 是，于图2c中所讨论的处理工艺可以任意组合形式实施。
图3显示为半导体装置300，其具有单一膜层的密封层。半导体装置300 近似于图2a-图2e中的半导体装置200。因此，在图2a-图2e及图3中类似 的元件是以相同的数字表示以使附图清晰简洁。并且，半导体装置300在制 造过程中可以进行图2a-图2e中的处理工艺，也可以不用。可知的是，半导 体装置300可包含各种可在集成电路中常见的元件，但在此已作简化以使本发明的概念易于明了。半导体装置300可包含例如为硅基材的半导体基材202。半导体装置可 进一步包含隔离结构304，例如公知的为形成在基材302中的浅沟槽隔离 (STI)元件，用以隔离基材中的各种有源区域。隔离结构304可由氧化硅、 氮化硅、氮氧化硅、氟掺杂玻璃(FSG)和域已公知的低介电常数材料形成。半导体装置300可包含具有界面层/高介电常数介电层形成于其中的栅 极介电层204a。半导体装置300可进一步包含盖层310，用以调控金属层(对 栅极电极)的功函数，以使N型金属氧化物半导体(NMOS)晶体管装置及 P型金属氧化物半导体(PMOS)晶体管装置能各自有适当的效能。例如， 盖层310可包含LaO、 LaSiO、 MnO、 Ab03或其他合适材料。盖层310可形 成于高介电常数层上或其下。半导体装置300可进一步包含形成于盖层上的 金属栅极层206a，及形成于金属栅极层206a上的多晶硅层208a。在进行栅极蚀刻或图案化工艺之后，密封层320可形成在含金属栅极层 206a及栅极介电层204a的栅极结构209的侧壁上。密封层320可通过如图 2a-图2e中的形成密封层230a的类似工艺(沉积及干蚀刻)形成。密封层320 可为厚度322约为50至150 A的单一膜层。此密封层320可包含氮化硅或 氮氧化硅或其他合适介电材料。半导体装置300可进一步包含由离子注入形成于基材202中的轻掺杂源 /漏极区域(lightly doped source/drain; LDD)325。所掺杂的掺质为依据装置的 型态决定，例如NMOS或PMOS装置。在进行离子注入之后，轻掺杂区域 (LDD) 325可为沿着密封层320的外部边缘对齐。如同前述，密封层320 可保护高介电常数介电层204a、盖层310及金属栅极层206a，防止于随后 进行各种工艺时受到污染或伤害。因此，可保持栅极结构209的完整性以使 装置效能及可靠度更佳。并且，值得注意的是，在随后的退火工艺中(例如 活化)，在轻掺杂区域325中的掺质会朝着栅极结构209的侧壁扩散，以使 每个轻掺杂区域325的一部分会延伸至密封层320的一部分底下。在形成轻掺杂区域325以后，可以公知的沉积及蚀刻工艺形成传统的间 隔物330 (也可指源/漏极间隔物)于密封层325上。间隔物330可包含氧化 硅或氮化硅。在某些实施例中，间隔物330的厚度332约为200至400 A。 间隔物330可用于偏移(offset)源/漏极区340 (也指为重掺杂源/漏极区)。源/漏极区340可由离子注入来形成于基材202中。如此，进行离子注入工艺 之后，源/漏极区340可为沿着间隔物330的外部边缘对齐。随后，可对半导 体装置300进行进一步的工艺以形成各种元件及结构，例如已公知的接触点 (contacts) /通孔(vias)、金属层、内连线层、保护层等。图4显示一半导体装置400具有双重膜层结构的密封层。除了以下所讨 论的之外，此半导体装置400可类似于图3中的半导体装置300。因此，在 图3及图4中类似的元件是以相同的数字表示以使附图清晰简洁。可知的是， 半导体装置400可包含各种在集成电路中常见的元件及结构，但在此已作简 化以使本发明的概念易于明了。半导体装置400可包含结构为双重膜层(dual film)以取代图3中的单一膜层的密封层。双重密封层的形成为沉积第一密 封层410于栅极结构209上，接着沉积第二密封层于第一密封层上，然后进 行例如干蚀刻的蚀刻工艺以形成双重密封层。第一密封层410的厚度约为20 至50A。第一密封层410可包含氧化硅或其他合适材料。第二密封层的厚度 约为80至200 A。第二密封层420可包含氮化硅或其他合适材料。此双重密 封层的厚度430约为100至240A。半导体装置400可进一步包含由离子注入形成在基材202中的轻掺杂源 /漏极(LDD)区325。所掺杂的掺质为依据装置的型态来决定，例如NMOS 及PMOS装置。轻掺杂源/漏极(LDD)区325在进行离子注入工艺之后即 为沿着双重密封层的第二密封层420的外部边缘对齐。如同前述，双重密封 层可保护高介电常数介电层204a、盖层310及金属栅极层206a，以防止于 随后进行各种工艺时受到污染或伤害。因此，可保持栅极结构209的完整性 以使装置效能及可靠度更佳。并且，值得注意的是，在轻掺杂区域325中的 掺质会朝着栅极结构209的侧壁扩散，以使每个轻掺杂区域325的一部分会 延伸至双重密封层的一部分底下。在形成轻掺杂源/漏极区(LDD)之后，可以公知的沉积及蚀刻工艺形成 传统的间隔物330 (也可指源/漏极间隔物)于第二密封层420上。间隔物330 可包含氧化硅或氮化硅。在某些实施例中，间隔物330的厚度332约为在200 至400 A之间。间隔物330可用于偏移源/漏极区340 (也可指为重掺杂源/ 漏极区)。公知的为此源/漏极区340可由离子注入形成于基材202中。如此， 源/漏极区340在进行离子注入工艺之后即为沿着间隔物330的外部边缘对齐。随后，可对半导体装置400进行进一步的工艺以形成各种元件及结构， 例如已公知的接触点(contacts) /通孔(vias) X金属层、内连线层、保护层等。图5a至图5b为制造具有梯度组成的密封层的半导体装置500的剖面图。 此半导体装置类似于图2a至图4中的半导体装置200、 300、 400。因此，在 图2a至图4中类似的元件是以相同的数字表示以使附图清晰简洁。值得注 意的是，具有梯度组成的密封层可应用在源/漏极间隔物(图3中的330)上 以提供源/漏极间隔物具有梯度组成。在图5a中，接下来为进行栅极蚀刻及 图案化以形成含界面层/高介电常数的栅极介电层204a、金属栅极层206a及 多晶硅层208的栅极结构。密封层510可由化学气相沉积、等离子体辅助型 化学气相沉积(PECVD)、原子层沉积(ALD)或其他合适沉积工艺形成。 在沉积过程中，可调整工艺条件(例如前驱物)以形成具有梯度组成的密封 层510，换句话说，密封层510在界面层512 (或内部边缘)的组成(或浓 度)可异于在顶部表面514 (或外部边缘)中的组成。此不同的组成可提供 界面层512及顶部表面514不同的功能性。此材料的使用及其在界面层及顶 部表面的组成将会于图8至图11图中作讨论。密封层510在界面层512的 组成可提供与金属栅极206a及含界面层/高介电常数的栅极介电层204a有较 佳的界面(例如较佳的黏合性)。密封层510在顶部表面514中的组成可提 供在随后工艺中对于污染有更佳的屏障(例如阻挡氧的扩散)。在图5b中，可以如前述的干蚀刻等蚀刻工艺来移除部分的密封层510。 如此一来，可形成具有梯度组成的密封层510a，其在界面层512具有较佳的 黏合性即在顶部表面514具有较佳的阻障能力。密封层510在顶部表面514 中的组成可提供在随后工艺中对于污染有更佳的屏障(例如阻挡氧的扩散)。图6a至图6b为具有梯度组成的另一种密封层结构的半导体装置600的 工艺剖面图。此半导体装置类似于图2a至图4中的半导体装置200、 300、 400。因此，在图2a至图4及图6a-图6b中类似的元件是以相同的数字表示 以使附图清晰简洁。值得注意的是，具有梯度组成的密封层可应用在源/漏极 间隔物(图3中的33 0)上以提供源/漏极间隔物具有梯度组成。在图6a中， 接下来为进行栅极蚀刻及图案化以形成含界面层/高介电常数的栅极介电层 204a、金属栅极层206a及多晶硅层208的栅极结构。具有多层且不同组成的薄膜610、 620、 630可形成于栅极结构及基材202上。多层薄膜610、 620、 630可共同构成梯度组成。此多层薄膜610、 620、 630可由化学气相沉积 (CVD)、等离子体辅助型化学气相沉积(PECVD)、原子层沉积(ALD) 或其他合适沉积工艺形成。薄膜630可包含在随后工艺中对于污染有更佳的 屏障(例如阻挡氧的扩散)的组成。薄膜610可包含提供与金属栅极206a 及含界面层/高介电常数的栅极介电层204a有较佳的界面(例如较佳的黏合 性)的组成。薄膜620可包含介于薄膜610及薄膜630间的组成。此材料的 使用及其在界面层及顶部表面的组成将会于图8至图11中作讨论。在图6b中，可由如前述的干蚀刻等蚀刻工艺移除部分的多层薄膜610、 620、 630。如此一来，可形成具有梯度组成的密封层610a，其中薄膜610a 在界面层表面有较佳的黏合性，薄膜620提供在薄膜610及630之间提供良 好的过渡。密封层510在顶部表面514中具有更佳的屏障能力。也可使用其 他种类的结构，例如含有梯度组成的4层、5层、6层等多层薄膜。图7a至图7b为具有梯度组成的另一种密封层结构的半导体装置700的 工艺剖面图。此半导体装置类似于图2至图4中的半导体装置200、300、400。 因此，在图2a至图4及图7a-图7b中类似的元件是以相同的数字表示以使 附图清晰简洁。值得注意的是，具有梯度组成的密封层可应用在源/漏极间隔 物(图3中的330)上以提供源/漏极间隔物具有梯度组成。在图7a图中， 接下来为进行栅极蚀刻及图案化以形成含界面层/高介电常数的栅极介电层 204a、金属栅极层206a及多晶硅层208的栅极结构。密封层710可由化学 气相沉积、等离子体辅助型化学气相沉积(PECVD)、原子层沉积(ALD) 或其他合适沉积工艺形成，并可以如前述的例如为干蚀刻等蚀刻工艺来移除 部分的密封层710。在图7b中，可在密封层710上进行处理工艺720以使均匀的密封层转 变成具有梯度组成的密封层710a。如此一来，密封层710a在界面(或内部 边缘)722的组成不同于在顶部表面(或外部边缘)724中的组成。此不同 的组成可提供界面722及顶部表面724有不同的功能性。密封层710a在界 面(或内部边缘)722的组成提供与金属栅极206a及含界面层/高介电常数 的栅极介电层204a较佳的界面(例如较佳的黏合性)。密封层710a在顶部 表面724中的组成可提供在随后工艺中对于污染有更佳的屏障(例如阻挡氧的扩散)。
在某些实施例中，处理工艺720可包含使用例如为氨气或氮气的气体的 热氮化工艺以使氮混杂进入顶部表面724中。在其他实施例中，处理工艺720 可包含等离子体氮化工艺以使氮混杂进入顶部表面中。在更其他实施例中， 处理工艺720可包含在进行顶部表面氮化之后或之后，进行氧气退火以改善 界面712。
在以上图5a至图7b的讨论中，密封层具有梯度组成以提供在密封层的 界面及顶部表面有不同的功能性。如此，包含金属栅极及界介电常数介电质 的栅极堆叠的完整性可在整个工艺中得以保持，因此可改善装置效能及可靠 度。并且，可使用各种材料及浓度以达到图8至图11所讨论的目的。值得 注意的是，在此仅有数个范例，其他同样具有梯度组成的密封层也可同样适 用于本发明。
图8为氮化硅密封层从界面802至顶部表面804的梯度组成图800。曲 线810显示为氮在密封层的界面802的浓度高于在顶部表面804的浓度，且 氮在界面及顶部表面的间的分布呈梯度分布。在界面802中有更多的氮可提 供与金属栅极及高介电常数介电质有更佳的界面品质。曲线820显示为硅在 密封层的界面802的浓度低于在顶部表面804的浓度，且硅在界面及顶部表 面间的分布成梯度分布。如此，在顶部表面具有富含硅的氮化硅804可提供 较佳的屏障来阻挡氧的扩散并防止在随后工艺遭到污染。
图9为氮氧化硅密封层从界面902至顶部表面904的梯度组成图900。 曲线910显示为氧在密封层的界面902的浓度高于在顶部表面904的浓度， 且氧在界面及顶部表面之间的分布呈梯度分布。在界面902中有更多的氮可 减少高介电常数界面陷阱(high-kinterfacetmps)而具有较佳的界面品质。 曲线920为氮在密封层的界面902的浓度低于在顶部表面904的浓度，且氮 在界面及顶部表面间的分布成梯度分布。如此，在顶部表面具有富含硅的氮 化硅904可提供较佳的屏障来阻挡氧的扩散并防止在随后工艺遭到污染。
图IO为包含其他元素例如为碳、锗或硅的密封层从界面1002至顶部表 面1004的梯度组成图1000。曲线1010为碳、锗或硅在密封层的界面1002 的浓度低于在顶部表面1004的浓度，且碳、锗或硅在界面及顶部表面之间 的分布呈梯度分布。如此，含有碳、锗或硅的梯度组成的密封层可如前述，
16在界面1002及顶部表面1004具有不同的功能性。
图11为包含其他金属物质例如为钽、钛、铪、锆、钨、钼或前述的组 合的氧气收集密封层从界面1102至顶部表面1104的梯度组成图1100。曲线 1110为这些金属物质在密封层的界面1102的浓度高于在顶部表面1104的浓 度，且在界面及顶部表面之间的分布呈梯度分布。如此，含有金属物质的梯 度组成的密封层可如前述，在界面1102及顶部表面1104具有不同的功能性。
本发明在此于各种实施例中达到了不同的功效。而可以知道的是，在此 所揭示的各种实施例中达到不同的功效，但并不需全部的实施例都满足特定 的功效。例如，本发明揭示提供简单且具有经济效益的密封结构及方法，以 维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠 度。在此提供的方法及装置可轻易的与现有的化学机械研磨工艺作整合，因 此可应用于未来及更先进的技术中。在某些实施例中，以单一膜层的结构作 为密封层，或在其他实施例中，以多重膜层的结构作为密封层。在某些其他 实施例中，密封层可包含梯度组成以使在界面及顶部表面能提供不同的功 能。在其他实施例中，可控制此梯度组成的轮廓，于侧壁及底部有较低的浓 度以有较佳的界面品质，且在顶部表面有较高的浓度以有较佳的污染抵抗能 力。在此所提供的各种密封结构，可保护含金属栅极及高介电常数的栅极介 电质于随后工艺中避免受到例如酸蚀、氧化、氮化等伤害和/或污染。
在某些实施例中，本发明所提供的方法也可以适用于前栅极工艺、后栅 极工艺或混成工艺(hybrid process)。在前栅极工艺中，首先可形成真的金 属栅极结构，然后进行一般的工艺来制造最后的装置。在后栅极工艺中，首 先为先形成虚置多晶硅栅极，然后进行一般的工艺直到沉积层间介电层，随 后将虚置多晶硅栅极移除并将其替换为真的金属栅极。在混成工艺中，首先 可形成一个装置(NMOS或PMOS装置)中的金属栅极，而另一个装置(PMOS 或NMOS装置)的金属栅极则于最后才形成。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明， 任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可 作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的 范围为准。
权利要求
1.一种半导体装置，包含一半导体基材；以及一形成在该基材上的晶体管，该晶体管包含一具有高介电常数介电质及金属栅极的栅极堆叠；一形成在该栅极堆叠的侧壁上的密封层，该密封层具有一内部边缘及外部边缘，该内部边缘与该栅极堆叠的侧壁相接；一形成在该密封层的外部边缘的间隔物；及一设置在该栅极堆叠两侧的源/漏极区，该源/漏极区包含一沿着该密封层的外部边缘对齐的轻掺杂源/漏极区。
2. 如权利要求1所述的半导体装置，其中该源/漏极区还包含沿着该间 隔物的外部边缘对齐的一重掺杂源/漏极区。
3. 如权利要求1所述的半导体装置，其中该密封层包含氮化硅及氮氧化 硅其中之一。
4. 如权利要求1所述的半导体装置，其中该密封层包含一多膜层结构。
5. 如权利要求4所述的半导体装置，其中该多层膜结构包含至少一第一 膜层具有一第一浓度的介电材料及具有一第二浓度的该介电材料，该第二浓 度与该第一浓度不相同。
6. 如权利要求1所述的半导体装置，其中该密封层包含一由该内部边缘 至该外部边缘的梯度组成。
7. 如权利要求6所述的半导体装置，其中该密封层包含一硅浓度于该外 部边缘较该内部边缘为高的氮化硅、 一氮浓度于该内部边缘较该外部边缘为 高的氮化硅、 一氧浓度于该内部边缘较该外部边缘为高的氮氧化硅及一氮浓 度于该外部边缘较该内部边缘为高的氮氧化硅其中之一 。
8. 如权利要求6所述的半导体装置，其中该密封层包含一金属物质浓度 于该内部边缘较该外部边缘为高的介电质，其中该金属物质包含钛、钽、铪、 锆、钩、钼或前述的组合。
9. 如权利要求6所述的半导体装置，其中该密封层包含碳、锗或硅浓度 于该外部边缘较该内部边缘为高的一材料。
10. —种半导体装置，包含一半导体基材；以及一形成在该基材中的晶体管；该晶体管包含 一具有一界面层、高介电常数介电层及金属层的的栅极堆叠； 一形成在该栅极堆叠的两侧的密封层，该密封层具有一 内部边缘及一外 部边缘，该内部边缘与该栅极堆叠的侧壁相接合； 一形成在该密封层的外部边缘上的间隔物；及数个配置在该栅极堆叠的两侧的源/漏极区，每个源/漏极区包含一沿着 该密封层的内部边缘的轻掺杂区域及一沿着该间隔物的外部边缘对齐的重 掺杂区域；其中该密封层具有一邻近于该内部边缘的第一组成及具有一邻近于该 外部边缘的第二组成，该第一组成与该第二组成不相同。
11. 如权利要求IO所述的半导体装置，其中该第一组成包含氧化硅及该 第二组成包含氮化硅。
12. 如权利要求IO所述的半导体装置，其中该密封层包含一硅浓度于邻 近该外部边缘较邻近该内部边缘为高的氮化硅、 一氮浓度于邻近该内部边缘 较邻近该外部边缘为高的氮化硅、 一氧浓度于邻近该内部边缘较邻近该外部 边缘为高的氮氧化硅或一氮浓度于邻近该外部边缘较邻近该内部边缘为高 的氮氧化硅。
13. —种半导体装置的制造方法，包含-提供一半导体基材，具有一高介电常数介电层及一金属层形成于其上； 图案化该高介电常数层及该金属层以形成一具有侧壁的栅极结构； 在该栅极结构上进行一第一处理工艺； 在该栅极结构及该基材上形成一密封层； 在该密封层上进行一第二处理工艺；以及移除该密封层的一第一部分以使该密封层的一第二部分残留于该栅极 结构的侧壁上。
14. 如权利要求13所述的半导体装置的制造方法，其中该第一处理工艺 及该第二处理工艺包含一使用含氮或氧的气体的等离子体处理工艺； 一使用含氮或氧的气体的注入工艺；一温度低于20(TC的低温氧化工艺； 一使用含氮或氧的气体的退火工艺；或 前述的组合。
15.如权利要求13所述的半导体装置的制造方法，还包含在移除该密封 层的第一部分之后，在该密封层的第二部分上进行一第三处理工艺，该第三 处理工艺与该第一处理工艺或该第二处理工艺的类型相同。
全文摘要
本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。
文档编号H01L29/66GK101661958SQ20091016745
公开日2010年3月3日 申请日期2009年8月25日 优先权日2008年8月25日
发明者叶俊林, 庄学理, 张启新, 李启弘, 李思毅, 杨文志, 林俊铭, 林纲正, 费中豪, 连浩明, 陈建良, 陈建豪, 黄仁安, 黄国泰 申请人:台湾积体电路制造股份有限公司