半导体装置的制造方法

专利名称：半导体装置的制造方法
技术领域：
本发明涉及集成电路制作，且特别是涉及一种半导体装置的制造方法，以改善于制造半导体装置时对于阻剂残留(resist residue)以及高介电常数栅极轮廓(high_k gate profile)的控制能力。
背景技术：
半导体集成电路工业已经历了快速的成长。随着集成电路材料与设计方面的演进 则已制作出了数个世代的集成电路，其中每一世代的集成电路较前一世代的集成电路具有 更小且更为复杂的电路。然而，这些演进亦增加了集成电路的程序与制造的困难度，因此 随着这些演进的产生，便需要进一步针对集成电路的工艺与制造进行发展以实现技术的演 进。于集成电路进化的过程中，随着几何尺寸(geometry size，即工艺所能形成的最 小构件或线路的尺寸)逐渐减少的同时，功能密度(即每一芯片区域内的内连装置的数量) 则逐渐增加。如此的缩减程序提供了增加制造效率与降低相关成本等优点。如此的缩减亦 产生了相对高的能量消耗(power dissipation)情形，其可通过采用如互补金属氧化物半 导体(complementarymetal-oxide-semiconductor，CMOS)装置的低能量消耗装置而解决 上述高能量消耗情形。CMOS装置通常具有一栅氧化物与一多晶硅栅极。当构件的尺寸持续 缩减时，为了改善装置表现便需要将CMOS装置内的栅氧化物与多晶硅栅极替代为高介电 常数介电材料与金属栅极。然而，于CMOS工艺中整合高介电常数材料/金属栅极时则遭遇 了如何图案化以形成用于N型金属氧化物半导体装置(N-type M0S)以及P型金属氧化物 半导体(P-type M0S)装置的双重栅结构(dual gate structure)的问题。如此，便需要适用于图案化采用高介电常数金属栅极的CMOS装置的一种新颖且 改进的制造方法。

发明内容
为了解决上述问题，依据一实施例，本发明提供了一种半导体装置的制造方法，包 括提供具有一第一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于 该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层 上，其中该第一金属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层 上；利用该掩模层以移除该第二有源区内的该第一金属层与该上盖层；以及形成一第二金 属层于该第二有源区内的该高介电常数介电层上，其中该第二金属层具有一第二功函数。依据另一实施例，本发明提供了一种半导体装置的制造方法，包括提供具有一第 一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上； 形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金 属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层 以移除该第二有源区内的该第一金属层以及部分移除该上盖层的一部；以及形成一第二金属层于该第二有源区内的经部分移除的该上盖层上，其中该第二金属层具有一第二功函 数。依据又一实施例，本发明提供了一种半导体装置的制造方法，包括提供具有一第 一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上； 形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金 属层具有第一功函数；利用该掩模层以移除该第二有源区内的该第一金属层以及该上盖层 的至少一部；形成一阻挡层于该第一有源区内的该第一金属层上以及于该第二有源区内的 该高介电常数介电层上；形成一多晶层于该阻挡层上；形成一第一栅堆叠物于该第一有源 区内以及一第二栅堆叠物于该第二有源区内；移除于该第一栅堆叠物与该第二栅堆叠物内 的该多晶层；以及形成具有一第二功函数的一第二金属层，以替代该第一栅堆叠物与该栅 堆叠物内的该多晶层。本发明的半导体装置的制造方法能够改善于制造半导体装置时对于阻剂残留以 及高介电常数栅极轮廓的控制能力。为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配 合所附附图，作详细说明如下


图1A-1B显示了一半导体装置于不同制造阶段的剖面情形；图2为一流程图，显示了依据本发明一实施例的采用栅极先形成程序的半导体装 置的制造方法；图3A-3D显示了如图2所示的半导体装置的制造方法中于不同制造阶段的剖面情 形；图4为一流程图，显示了依据本发明一实施例的采用栅极先形成程序的半导体装 置的制造方法；图5A-5D显示了如图4所示的半导体装置的制造方法中于不同制造阶段的剖面情 形；图6A-6D显示了依据本发明又一实施例的半导体装置的制造方法中的一半导体 于不同制造阶段的剖面情形；图7为一流程图，显示了依据本发明一实施例的采用栅极先形成程序以及栅极后 形成程序的半导体装置的制造方法；以及图8A-8F显示了如图7所示的半导体装置的制造方法中于不同制造阶段的剖面情 形。其中，附图标记说明如下100半导体装置；102 有源区 /W0S 区；104 有源区/PM0S 区；106半导体基底；108高介电常数介电层；110 上盖层；
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112 阻剂层；120横向蚀刻情形；200半导体装置的制造方法；210、220、230、240、250、260、270、280 步骤；300半导体装置；302 有源区 /NMOS 区；304 有源区/PMOS 区；306半导体基底；308高介电常数介电层；310、3IOn 上盖层；310p经薄化的上盖层；312、312n 金属层；314硬掩模层；320 阻剂层；330 金属层；400半导体装置的制造方法；410、420、430、440、450、460、470、480 步骤；500半导体装置；610、620、630、640 硬掩模层；700半导体装置的制造方法；702、704、706、708、710、712、714、716、718、720 步骤；900半导体装置；902半导体基底；904 有源区 /NMOS 区；906 有源区 /PMOS 区；908 有源区；910 上盖层；912 金属层；914阻挡金属层/停止金属层；916,918 金属层；920多晶硅层/多晶层；921、922 金属层；931、932 栅堆叠物；951、952 沟槽；960 金属层。
具体实施例方式可以被理解的是，于下文中来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。再者，于如在第二构件上或之上形成第一构件的描述中除了公开了包括第一构件与第二构件直接接触情形的实施例外，亦可包括于第一构件与第二构件之间增设 有额外构件的实施例，如此使得第一构件与第二构件之间并没有直接接触。基于简单与明 确的目的，于附图中不同构件可能采用不同比例而夸张地示出。请参照图IA与图1B，显示了一半导体装置100于不同制造阶段的剖面情形。可 以理解的是半导体装置100可采用标准互补金属氧化物半导体技术工艺(normal CMOS technology process)所形成，因此于下文中仅简单地描述部分工艺内容。请参照图1，半导 体装置100包括形成于一半导体基底106上用于设置N型金属氧化物半导体场效应晶体管 装置(NM0S field effecttransistor device，未显示)的一有源区 102 (下称 NMOS 区)以 及用于设置一 P型金属氧化物半导体场效应晶体管装置(PM0S field effect transistor device,未显示)的另一有源区104 (下称PMOS区)。半导体装置100还可包括形成于半导体基底106上的一中间层(未显示)。此中 间层可包括具有介于5 10埃的厚度的氧化硅层。半导体装置100还可包括形成于中间 层上的一高介电常数介电层108。高介电常数介电层108可采用如原子层沉积(ALD)方式 或其他适当技术而形成。高介电常数介电层108的厚度约介于10 30埃。于本实施例中， 高介电常数介电层108的厚度约为12埃。高介电常数介电层108可包括氧化铪(HfO2)材 料。或者，高介电常数介电层108可选择性地包括如HfSiO、HfSiON、HfTaO, HfTiO, HfZrO 及其组合物的其他适当的高介电常数介电材料。半导体装置100还可包括一上盖层(capping layer)，其用于调整分别作为NMOS 晶体管装置以及PMOS晶体管装置内作为栅电极用的一金属层的功函数(work function) 0 举例来说，于NMOS区102内可形成材质如为氧化镧的上盖层110。上盖层110首先沉积于 高介电常数介电层108上，且通过公知的光刻程序将其图案化。上盖层110具有约介于3 20埃的厚度。于本实施例中，上盖层的厚度约为10埃。通过光刻程序的实施于NMOS区102 内形成用于保护上盖层110的图案化的阻剂层112。请参照图1B，接着针对上盖层110施行一湿蚀刻程序以移除于PMOS区104内的上 盖层。然而，于上述湿蚀刻程序中，于NMOS区102内的上盖层110处则发现有横向蚀刻情 形120。换句话说，位于图案化的阻剂层112下方的上盖层110遭受了不期望的部分蚀刻 情形。因此，便较难控制所形成的装置的栅轮廓(gate profile)并可能导致较差的元件表 现。再者，于移除图案化的阻剂层后亦观察到存在有阻剂残留的缺陷。请参照图2，显示了依据本发明一实施例的采用栅极先形成程序的半导体装置的 制造方法200的流程图。另外，请参照图3A-3D，则显示了如图2所示的半导体装置的制造 方法中于不同制造阶段的剖面情形。可以理解的是半导体装置300的部分可采用标准CMOS 技术制造得到，因此于下文中仅简单描述部分工艺。再者，图3A-3D内所示出的半导体装置 300经过了简化，以利较佳地了解本发明的发明构想。半导体装置的制造方法200首先进行步骤210。于步骤210中，首先提供具有一 第一有源区与一第二有源区的半导体装置。请参照图3A，半导体装置300可包括用于设置 NMOS装置的一有源区302 (下称NMOS区)以及用于设置PMOS装置的一有源区304 (下称 PMOS区)。半导体装置300可包括如硅基底的一半导体基底306。半导体基底306亦可包 括如硅锗、砷化镓或其他的适当半导体材料。半导体基底306还可包括如多个掺杂区、埋设膜层和/或外延膜层的其他构件。再者，半导体基底306也可为位于绝缘层上的一半导体， 例如为绝缘层上覆硅(SOI)结构。于其他实施例中，半导体基底306可包括掺杂的外延层、 梯度半导体层(gradient semiconductor layer)，和/或还包括覆盖于具有不同类型的另 一半导体层上的一半导体层，例如为位硅锗层上的硅层的结构。于其他实施例中，其可为包 括多重膜层硅结构的化合物基底或为包括多重膜层的化合物半导体结构的硅基底。半导体装置300还可包括形成于基底306内用于隔绝NMOS区302与PMOS区304 的一绝缘结 构(未显示)，例如浅沟槽隔离物(STI)构件。上述隔离结构可由氧化硅、氮化 硅、氮氧化硅、氟化物掺杂硅酸盐(fluoride-dopedsilicate)和/或一公知低介电常数材 料所形成。接着进行步骤220。于步骤220中，于半导体基底上形成高介电常数介电层。半导 体装置300还可包括形成于半导体基底306上的一中间层(未显示)。上述中间层可包括 具有厚度介于5 10埃的一氧化硅层。半导体装置300还可包括形成于中间层上的高介 电常数介电层308。高介电常数介电层308可通过原子层沉积方式或其他适当技术所形成。 高介电常数介电层308可具有介于10 30埃的厚度。高介电常数介电层308可包括氧化 铪(HfO2)。或者，高介电常数介电层308可选择性地包括如HfSiO、HfSiON、HfTaO, HfTiO, HfZrO及其组合物的其他适当的高介电常数介电材料。接着进行步骤230。于步骤230中，于高介电常数介电层上形成一上盖层。半导 体装置300还可包括一上盖层，其调整分别作为NMOS区302以及PMOS区304内作为栅电 极用的一金属层的功函数(work function) 0举例来说，上盖层310例如为氧化镧材质，且 可通过如沉积或其他适当工艺而形成于高介电常数介电层308上。上盖层310可具有介于 3 20埃的厚度。或者，上盖层可选择地包括LaSiO、氧化锰、氧化铝或其他的适当材料。接着进行步骤240。于步骤240中，于上盖层上形成具有第一功函数的一第一金属 层。半导体装置300可具有一第一功函数，例如为N型功函数金属(N-金属)。举例来说， 金属层312可包括具有厚度介于10 200埃的TiN材料。如此的TiN金属层/氧化镧上 盖层的堆叠情形可显现出N金属的有效功函数。金属层312可通过如化学气相沉积、物理 气相沉积、电镀或其他的适当技术等多种不同的沉积技术所形成。或者，金属层312亦可选 择性地包括TaN、ZrSi2, MoSi2, TaSi2, NiSi2^ffN或其他的适当材料。接着进行步骤250。于步骤250中，于第一有源区内的第一金属层上形成一掩模 层。半导体装置300还可包括形成于金属层312上的一硬掩模层314。硬掩模层314可通 过沉积程序或其他适当工艺所形成。硬掩模层314可包括氮化硅、氮氧化硅、碳化硅或其他 的适当材料。接着通过光刻程序的实施以形成用于N/P图案化的图案化的阻剂层320。上 述光刻程序可包括旋转涂布、软烤、曝光、硬烤、显影、清洗、干燥以及其他的适当程序。或 者，上述光刻程序可通过浸润型光刻技术、电子束光刻或其他的适当工艺。图案化的阻剂层 320可保护位于NMOS区302内的多个膜层。接着进行步骤260。于步骤260中，通过掩模层的使用而移除了第二有源区内的第 一金属层与上盖层。请参照图3B，通过实施一蚀刻程序以移除未被硬掩模层314所保护的 区域内的膜层。上述蚀刻程序具有一高选择性，以使得蚀刻程序可停止于金属层312。可接 着施行另一蚀刻程序，以移除于PMOS区304内的未受到保护的金属层312与上盖层310等 部分。如此，便于NMOS区302内留下了金属层(如N金属)312n以及上盖层310η(调整金属层以作为N金属)。于步骤260中接着移除掩模层。图案化的阻剂层320以及硬掩模层314可通过剥除法或其他适当工艺而移除。值得注意的是于移除上盖层310时，金属层312 可作为一第二硬掩模之用。接着进行步骤270。于步骤270中，于第一有源区内的第一金属层上以及第二有 源区内的高介电常数介电层上形成具有第二功函数的第二金属层。请参照图3C，可于NMOS 区302内金属层312η上以及于PMOS区304内的高介电常数介电层308上沉积具有P型功 函数金属(P金属)的金属层330。金属层330可包括TiN与WN，或具有P型功函数的其他 适当金属。接着进行步骤280。于步骤280中，移除了第一有源区内的第二金属层。请参照图 3D，针对金属层330施行一回蚀刻程序或化学机械研磨程序，以形成位于NMOS区302内以 及位于PMOS区304的双重金属栅极结构。此半导体装置300可接着依序施行一标准制造 流程以完成半导体装置的制作。请参照图4，显示了依据本发明一实施例的采用栅极先形成程序的半导体装置的 制造方法400的流程图。另外，请参照图5A-5D，则显示了如图4所示的半导体装置的制造 方法中于不同制造阶段的剖面情形。可以理解的是半导体装置500的部分可采用标准CMOS 技术制造得到，因此于下文中仅简单描述部分工艺。此外，半导体装置500相似于如图3所 示的半导体装置300，故于下文中仅简述其相异处。如此，基于简单且清楚说明的目的，于图 3与图5中相同的构件采用相同标号显示。半导体装置的制造方法400首先进行步骤410。于步骤410中，首先提供具有一 第一有源区与一第二有源区的半导体装置。请参照图5A，半导体装置400可包括用于设置 NMOS装置的一区域302 (下称NMOS区)以及用于设置PMOS装置的一区域304 (下称PMOS 区)。半导体装置300可包括如硅基底的一半导体基底306。接着进行步骤420。于步骤420中，于半导体基底上形成一高介电常数介电层。于 步骤420中，于半导体基底上形成高介电常数介电层。半导体装置500还可包括形成于半 导体基底306上的一中间层(未显示)。上述中间层可包括具有厚度介于5 10埃的一氧 化硅层。半导体装置500还可包括形成于中间层上的高介电常数介电层308。高介电常数 介电层308可通过原子层沉积方式或其他适当技术所形成。高介电常数介电层308可具有 介于10 30埃的厚度。接着进行步骤430。于步骤430中，于高介电常数介电层上形成一上盖层。半导 体装置500还可包括一上盖层，其调整分别作为NMOS区302以及PMOS区304内作为栅电 极用的一金属层的功函数(work function) 0举例来说，上盖层310例如为氧化镧材质，且 可通过如沉积或其他适当工艺而形成于高介电常数介电层308上。上盖层310可具有介于 3 20埃的厚度。接着进行步骤440。于步骤440中，于上盖层上形成具有第一功函数的一第一金 属层。半导体装置500可具有覆盖于上盖层310的一金属层312。金属层312具有一第一 功函数，例如为如N型功函数金属(N-金属)。举例来说，金属层312可包括具有厚度介于 10 200埃的TiN材料。如此的TiN金属层/氧化镧上盖层的堆叠情形可显现出N金属的 有效功函数。金属层312可通过如化学气相沉积、物理气相沉积、电镀或其他的适当技术等 多种不同的沉积技术所形成。或者，金属层312亦可选择性地包括TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其他的适当材料。接着进行步骤450。于步骤450中，于第一有源区内的第一金属层上形成一掩模 层。半导体装置500还可包括形成于金属层312上的一硬掩模层314。硬掩模层314可通 过沉积程序或其他适当工艺所形成。硬掩模层314可包括氮化硅、氮氧化硅、碳化硅或其他 的适当材料。接着通过光刻程序的实施以形成用于N/P图案化的图案化的阻剂层320。上 述光刻程序可包括旋转涂布、软烤、曝光、硬烤、显影、清洗、干燥以及其他的适当程序。或 者，上述光刻程序可通过浸润型光刻技术、电子束光刻或其他的适当工艺。图案化的阻剂层 320可保护位于NM0S区302内的多个膜层。接着进行步骤460。于步骤460中，通过掩模层的使用而移除了第二有源区内的 第一金属层与部分移除了上盖层的一部。请参照图5B，通过实施一湿蚀刻程序以移除未被 硬掩模层314所保护的区域内的膜层。上述湿蚀刻程序具有一高选择性，以使得蚀刻程序 可停止于上盖层310。可接着施行另一湿蚀刻程序，以部分移除于PM0S区304内的上盖层 310的一部。如此，便于PM0S区304内留下经薄化的上盖层310p，以及于NM0S区302内留 下了金属层(如N金属)312n以及上盖层310n(调整金属层以作为N金属)。于步骤460 中接着移除掩模层。图案化的阻剂层320以及硬掩模层314可通过剥除法或其他适当工艺 而移除。值得注意的是位于PM0S区304内的经薄化的上盖层310p并不会影响PM0S区内 所形成的PM0S装置的功函数。换句话说，形成于此经薄化的上盖层310p上的后续P金属 层(栅极)的有效功函数并不会受到调整而可适当地用于PM0S装置。接着进行步骤470。于步骤470中，于第一有源区内的第一金属层上以及第二有源 区内的经部分移除的上盖层上形成具有第二功函数的第二金属层。请参照图5C，可于NM0S 区302内金属层312n上以及于PM0S区304内的经薄化的上盖层310p上沉积具有P型功 函数金属(P金属)的金属层330。金属层330可包括TiN与WN，或具有P型功函数的其他 适当金属。接着进行步骤480。于步骤480内，移除了第一有源区内的第二金属层。请参照图 5D，针对金属层330施行一回蚀刻程序或化学机械研磨程序，以形成位于NM0S区302内以 及位于PM0S区304的双重金属栅极结构。此半导体装置500可接着依序施行一标准制造 流程以完成半导体装置的制作。请参照图6A 6D，显示了经历过N/P图案化工艺后具有不同种类硬掩模的半导体 装置的剖面情形。在此，于图6A-6D中所显示的半导体装置与图3内所显示的半导体装置 300大体相似但具有下述的相异处。因此，基于简单且清楚的目的，于图3与图6所示的相 似构件将采用相同标号表示。请参照图6A，硬掩模层610可包括氮化硅。于图案化一阻剂层后，可通过一干蚀刻 程序而图案化硬掩模层610并选择性地停止于金属层312处。举例来说，上述干蚀刻程序 可包括CF4、CHF3、CH2F2、SE6或其他适当的材料。可接着通过一适当程序移除此图案化的阻 剂层320。PM0S区304内的金属层312以及上盖层310可通过采用包括经稀释APM(DAPM) 与去离子水(DI water)以及具有比例为500 1的经稀释盐酸(DHC1)等化学品的蚀刻程 序而移除。硬掩模层则可通过包括热磷酸(hot H3P04)与去离子水等化学品的蚀刻程序所 去除。接着，可分别于NM0S区302以及PM0S区304内沉积形成多个金属层以完成金属栅 极的制备。
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请参照图6B，硬掩模层620可包括等离子体加强型氧化物(PEOX)。于图案化一阻 剂层后，可通过一干蚀刻程序而图案化硬掩模层620并选择性地停止于金属层312处。举 例来说，上述干蚀刻程序可包括CF4、02、SF6或其他适当的材料。可接着通过一适当程序移 除此图案化的阻剂层320。PMOS区304内的金属层312以及上盖层310可通过采用包括经 稀释APM (DAPM)与去离子水(DI water)以及具有比例为500 1的经稀释盐酸(DHCl)等 化学品的蚀刻程序而移除。硬掩模层620则可通过包括SOR与去离子水等化学品的蚀刻程 序所去除。接着，可分别于NMOS区302以及PMOS区304内沉积形成多个金属层以完成金 属栅极的制备。
请参照图6C，硬掩模层630可包括多晶硅或多晶层。于图案化一阻剂层后，可通 过一干蚀刻程序而图案化硬掩模层630并选择性地停止于金属层312处。举例来说，上述 干蚀刻程序可包括CF4、SF6, HBr, Cl2或其他适当的材料。可接着通过一适当程序移除此图 案化的阻剂层320。PMOS区304内的金属层312以及上盖层310可通过采用包括经稀释 APM(DAPM)与去离子水(DI water)以及具有比例为500 1的经稀释盐酸(DHCl)等化学 品的蚀刻程序而移除。硬掩模层630则可通过一湿蚀刻程序所去除。接着，可分别于NMOS 区302以及PMOS区304内沉积形成多个金属层以完成金属栅极的制备。请参照图6D，硬掩模层640可包括六甲基二硅氮烷(Hexamethyl disilazane, HDMS)。于图案化一阻剂层后，可通过一干蚀刻程序而图案化硬掩模层640并选择性地停止 于金属层312处。举例来说，上述干蚀刻程序可包括02、N2、HBr或其他适当的材料。可接着 通过一适当程序移除此图案化的阻剂层320。PMOS区304内的金属层312以及上盖层310 可通过采用包括经稀释APM(DAPM)与去离子水(DI water)以及具有比例为500 1的经 稀释盐酸(DHCl)等化学品的蚀刻程序而移除。硬掩模层640则可通过如湿蚀刻程序所移 除或剥除。接着，可分别于NMOS区302以及PMOS区304内沉积形成多个金属层以完成金 属栅极的制备。于图6A-6D中，于栅极先形成工艺(gate first process)中可采用硬掩模层而完 成NMOS区302内的N金属与上盖层的图案化。于图案化后，可参照前述图2-5所示的实施 方式以于PMOS区304内形成P金属。或者，可于NMOS区302内的N金属上以及于PMOS区 304内的高介电常数介电层上形成如TiN的一金属停止层，且接着于此金属停止层上形成 一多晶层。接着可继续实施一标准CMOS工艺，以形成多个构件(例如栅极堆叠物、轻度掺杂 漏极区(LDD)、侧壁间隔物、源极/漏极区等)直到沉积形成一层间介电层。接着可针对此层 间介电层施行一化学机械研磨程序以露出上述多晶层，并可通过一回蚀刻程序的施行以移 除多晶层并采用下方的金属停止层作为一蚀刻停止层，因而于栅堆叠物内形成沟槽。接着， 可于上述沟槽内沉积P金属以作为填充金属用，进而完成具有NMOS装置与PMOS装置的双 重金属栅极结构。如此，NMOS装置的N金属可通过栅极先形成工艺(gate first process) 所形成，而PMOS装置的P金属则可通过栅极后形成工艺(gate last process)所完成。相 较于PMOS装置的P金属，NMOS装置内的N金属与上盖层可忍受高温工艺而不会有严重的 效能劣化情形，且因此适用于采用栅极先形成工艺所形成。请参照图7，显示了依据本发明一实施例的采用包括栅极先形成程序以及栅极后 形成程序的混合工艺的半导体装置的制造方法700的流程图。于上述栅极先形成程序，可 先形成一真正的金属栅结构且接着通过标准CMOS工艺的实施以形成最终装置A (可参照图2-6所示情形)。而于栅极后形成程序中，则可先形成一假的多晶栅极结构且接着采用标准 CMOS工艺直到沉积形成一层间介电层后，接着移除上述假的多晶栅极结构并将其替换为真 正的金属栅及结构。于上述混合工艺中，可先形成NM0S装置的金属栅极而PM0S装置的金 属栅极则最后形成。或者，PM0S装置的金属栅极可先形成而NM0S装置的金属栅极则最后 形成。请参照图8A-8F，显示了依据图7所示半导体装置的制造方法700所制备得到的半 导体装置900于不同制造阶段中的剖面情形。可以理解的是半导体装置900的部分可采用 标准CMOS技术制造得到，因此于下文中仅简单描述部分工艺。再者，图8A-8F内所示出的 半导体装置900经过简化，以利较佳地了解本发明的发明构想。半导体装置的制造方法700首先进行步骤702。于步骤702中，首先提供具有第一 有源区与第二有源区的半导体基底。请参照图8A，半导体装置900可包括如硅基底的一半 导体基底902。半导体基底902亦可包括如硅锗、砷化镓或其他的适当半导体材料。半导体 基底902还可包括如多个掺杂区、埋设膜层和/或外延膜层的其他构件。再者，半导体基底 902亦可为位于绝缘层上的一半导体，例如为绝缘层上覆硅(S0I)结构。于其他实施例中， 半导体基底902可包括掺杂的外延层、梯度半导体层(gradient semiconductor layer), 和/或还包括覆盖于具有不同类型的另一半导体层上的一半导体层，例如为位于硅锗层上 的硅层的结构。于其他实施例中，其可为包括多重膜层硅结构的化合物基底或为包括多重 膜层的化合物半导体结构的硅基底。半导体装置900还可包括形成于半导体基底902内用于隔绝NM0S区904与PM0S 区906的一绝缘结构(未显示)，例如浅沟槽隔离物(STI)构件。上述隔离结构可由氧化 硅、氮化硅、氮氧化硅、氟化物掺杂硅酸盐(fluoride-doped silicate)和/或一公知低介 电常数材料所形成。半导体装置900可包括用于设置NM0S装置的一有源区904 (下称NM0S 区)以及用于设置PM0S装置的一有源区906 (下称PM0S区)。半导体装置900还可包括形成于半导体基底902上的一中间层(未显示)。上述 中间层可包括具有厚度介于5 10埃的一氧化硅层。接着进行步骤704。于步骤704中， 于半导体基底上形成一高介电常数介电层。半导体装置900还可包括一高介电常数介电层 908形成于中间层之上。高介电常数介电层908可通过原子层沉积方式或其他适当技术所 形成。高介电常数介电层908可具有介于10 30埃的厚度。高介电常数介电层908可包 括氧化铪(Hf02)。或者，高介电常数介电层908可选择性地包括如HfSiO、HfSiON、HfTaO、 HfTiO.HfZrO及其组合物的其他适当的高介电常数介电材料。接着进行步骤706。于步骤706中，于高介电常数介电层上形成一上盖层。半导 体装置900还可包括一上盖层910，其调整分别作为NM0S区904以及PM0S区906内作为 栅电极用的一金属层的功函数(work function) 0如图2与图3所示情形，上盖层910例 如为形成于NM0S区902的氧化镧材质膜层。或者，上盖层可选择地包括LaSiO、氧化锰、氧 化铝或其他的适当材料。或者，上盖层910可具有介于3 20埃的厚度。可以理解的是于 PM0S区906内则可形成一相异的上盖层。接着进行步骤708。于步骤708中，形成具有第一功函数的一第一金属层于上盖 层上。半导体装置900还可包括形成于高介电常数介电层908上的一金属层912。金属层 912可具有一第一功函数，例如为N型功函数金属(N-金属)。举例来说，金属层912可包括TiN具有一厚度介于10 200埃，较佳地约为50埃。上述TiN金属层/氧化镧上盖层 可具有一 N金属的有效功函数。金属层912可通过多种沉积技术所形成，例如是化学气相 沉积、物理气相沉积、电镀或其他适当工艺。接着进行步骤710。于步骤710中，移除第二有源区内的第一金属层与上盖层。如 图2与图5所公开情形，可接着图案化PMOS区906内金属层912与上盖层910。接着进行步骤712。于步骤712中，于第一有源区内的第一金属层上以及于第二有源区内的高介电常数介电层上形成一阻挡层。请参照图8B，半导体装置900还包括形成于 NMOS区904内的金属层912上以及于PMOS区906内的高介电常数介电层908上的一阻挡 金属层或停止金属层914。阻挡金属层914可包括厚度不大于20埃的TiN材料。半导体 装置900还可包括形成于阻挡金属层914上的一金属层916。金属层916可包括TiN、TaN、 &Si2、MoSi2、TaSi2、NiSi2、WN或其他的适当材料。半导体装置900还可包括形成于金属层 916上的另一金属层918。金属层918可包括WN材质。接着进行步骤714。于步骤714中，于阻挡层上形成一多晶层(poly layer)。半 导体装置900还可包括通过适当的沉积程序以于金属层918上形成一多晶硅(或多晶)层 920。或者，如下文中图9所视情形，多晶层920可形成于阻挡金属层914上，而金属层916 与918可于移除多晶层920后接着形成。于多晶层920上可形成一硬掩模层(未显示)。硬掩模层可包括氮化硅、氮氧化 硅、碳化硅、Si0C/PE0X、TE0S或其他的适当材料。此外，可于硬掩模层上形成一抗反射涂层 或底部抗反射涂层(BARC)。接着形成图案化的阻剂层，以于NMOS区904内形成一栅图案 921以及于PMOS区906内形成一栅图案922。栅图案921、922可通过光刻、浸润型光刻或 其他前述的适当工艺所形成。接着进行步骤716。于步骤716中，于第一有源区内形成第一栅堆叠物以及于第二 有源区内形成一第二栅堆叠物。请参照图8C，接着通过干蚀刻或湿蚀刻工艺并采用栅图案 921与922以图案化硬掩模层，而经图案化的硬掩模层则可用于图案化位于NMOS区904内 的栅堆叠物931以及位于PMOS区906内的栅堆叠物932。栅堆叠物931、932可通过干蚀刻 或湿蚀刻工艺所形成。可以理解的是半导体装置900可继续实施一标准CMOS工艺，以形成 多个构件(例如栅极堆叠物、轻度掺杂漏极区(LDD)、侧壁间隔物、源极/漏极区等)直到于 包括NMOS区904与PMOS区906的半导体基底902上沉积形成一层间介电层940。接着可 针对此层间介电层940施行一化学机械研磨程序以露出栅堆叠物931、932内的多晶层920。接着施行步骤718。于步骤718中，接着移除第一栅堆叠物与第二栅堆叠物内的多 晶层。请参照图8D，于栅堆叠物931、932内的多晶层920可通过一回蚀刻程序而移除且停 止于金属层918处。如此，于匪OS区904内便形成了一沟槽951以及于PMOS区906内形 成了 一沟槽952。接着施行步骤720。于步骤720中，于第一栅堆叠物与第二栅堆叠物内形成具有第 二功函数的一第二金属层。请参照图8E，可采用化学气相沉积法或其他适当沉积方式于沟 槽951、952内填入一金属层960。金属层960可包括钨、铝或其他适当的材料。接着针对金 属层960施行一化学机械研磨程序以平坦化位于NMOS装置904与PMOS装置906内的金属 栅极以利后续工艺的进行。举例来说，半导体装置900内还可形成并设置用于连结不同构 件或结构间的多个接触物、介层物以及多层内连结构(例如金属层与层间介电层)。
请参照图8F，显示了位于NM0S区904内以及PM0S区906内的高介电常数介电层 /金属栅极结构 的详细示意图。在此，于NM0S区904以及PM0S区906内分别提供具有N功 函数金属以及P功函数金属的一双重金属栅结构。本发明的上述实施例中具有多个优点。举例来说，本发明提供适用于CMOS制造流 程中于图案化高介电常数介电层/金属栅极时具有较为简单与成本较低的半导体装置的 制造方法。在此所公开的方法与装置可轻易地整合当今的化学机械研磨工艺，因而适用于 未来以及先进技术的应用。于部分实施例中，所公开的图案化流程对于起因于阻剂残留的 缺陷以及对于高介电常数介电层轮廓具有较佳的控制能力。此外，基于所施行的蚀刻工艺 对于高介电常数介电材料与上盖材料具有高选择性，因此前述用于栅极先形成工艺中N/P 图案化时的多个硬掩模可轻易地实施。于其他实施例中，可通过前述混合工艺的实施以形 成用于NM0S装置与PM0S装置的双重栅结构。前述的混合工艺可包括用于形成这些金属栅 极的一(例如N金属或P金属)的栅极先形成工艺(gate first process)以及形成这些 金属栅极内的另一者(例如P金属或N金属)的栅极后形成工艺(gate last process) 0虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普 通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围 当视所附的权利要求所界定的范围为准。
权利要求
一种半导体装置的制造方法，包括提供具有一第一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层以移除该第二有源区内的该第一金属层与该上盖层；以及形成一第二金属层于该第二有源区内的该高介电常数介电层上，其中该第二金属层具有一第二功函数。
2.如权利要求1所述的半导体装置的制造方法，其中形成该掩模层包括形成氮化硅 层、氧化物层、多晶硅层与六甲基二硅氮烷层其中之一。
3.如权利要求2所述的半导体装置的制造方法，其中形成该掩模层包括施行具有高选 择性的一蚀刻程序，以使该蚀刻程序停止于该第一金属层。
4.如权利要求1所述的半导体装置的制造方法，其中该第一功函数包括N型功函数金 属，其中该第二功函数包括P型功函数金属。
5.如权利要求1所述的半导体装置的制造方法，其中形成该第二金属层包括 沉积该第二金属层于该第一有源区内的该第一金属层上以及于该第二有源区内的该高介电常数介电层上；以及针对该第二金属层施行一回蚀刻程序或一化学机械研磨程序，以移除于该第一有源区 内的该第二金属层。
6.如权利要求1所述的半导体装置的制造方法，其中该第一有源区包括一NM0S晶体管 装置，而该第二有源区包括一 PM0S晶体管装置。
7.一种半导体装置的制造方法，包括提供具有一第一有源区与一第二有源区的一半导体基底； 形成一高介电常数介电层于该半导体基底上； 形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数； 形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层以移除该第二有源区内的该第一金属层以及部分移除该上盖层的一部；以及形成一第二金属层于该第二有源区内的经部分移除的该上盖层上，其中该第二金属层 具有一第二功函数。
8.如权利要求7所述的半导体装置的制造方法，其中形成该掩模层包括形成氮化硅 层、氧化物层、多晶硅层与六甲基二硅氮烷层其中之一。
9.如权利要求8所述的半导体装置的制造方法，其中利用该掩模层以移除该第二有源 区内的该第一金属层以及部分移除该上盖层的一部包括施行具有高选择性的一蚀刻程序， 以使该蚀刻程序停止于该上盖层。
10.如权利要求7所述的半导体装置的制造方法，其中于形成该第二金属层后还包括 形成一第一栅堆叠物于该第一有源区内以及一第二栅堆叠物于该第二有源区内，其中该第一栅堆叠物包括该第一金属层、该上盖层与该高介电常数介电层，以及该第 二栅堆叠物包括该第二金属层、经部分移除的该上盖层以及该高介电常数介电层。
11.一种半导体装置的制造方法，包括提供具有一第一有源区与一第二有源区的一半导体基底； 形成一高介电常数介电层于该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数； 利用该掩模层以移除该第二有源区内的该第一金属层以及该上盖层的至少一部； 形成一阻挡层于该第一有源区内的该第一金属层上以及于该第二有源区内的该高介 电常数介电层上；形成一多晶层于该阻挡层上；形成一第一栅堆叠物于该第一有源区内以及一第二栅堆叠物于该第二有源区内； 移除于该第一栅堆叠物与该第二栅堆叠物内的该多晶层；以及 形成具有一第二功函数的一第二金属层，以替代该第一栅堆叠物与该栅堆叠物内的该多晶层。
12.如权利要求11所述的半导体装置的制造方法，其中该第一功函数包括一N型功函 数金属，其中该第二功函数包括一P型功函数金属。
13.如权利要求11所述的半导体装置的制造方法，其中移除该多晶层包括施行一回蚀刻程序并停止于该阻挡层，该回蚀刻程序于该第一栅堆叠物内形成一第一 沟槽以及于该第二栅堆叠物内形成一第二沟槽。
14.如权利要求13所述的半导体装置的制造方法，其中形成该第二金属层包括 沉积该第二金属层以填满该第一沟槽与该第二沟槽；以及针对该第二金属层施行一化学机械研磨程序，以平坦化该第一栅堆叠物与该第二栅堆叠物。
15.如权利要求13所述的半导体装置的制造方法，其中移除该第一金属层与该上盖层 的至少一部包括移除位该第二有源区内的所有该上盖层。
全文摘要
本发明提供一种半导体装置的制造方法，包括提供具有一第一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层以移除该第二有源区内的该第一金属层以及部分移除该上盖层的一部；以及形成一第二金属层于该第二有源区内的经部分移除的该上盖层上，其中该第二金属层具有一第二功函数。本发明的半导体装置的制造方法能够改善于制造半导体装置时对于阻剂残留以及高介电常数栅极轮廓的控制能力。
文档编号H01L21/28GK101847604SQ20091016734
公开日2010年9月29日 申请日期2009年8月21日 优先权日2008年8月21日
发明者庄学理, 林毓超, 沈俊良, 莫亦先, 赖素贞, 郑光茗, 陈嘉仁, 陈薏新 申请人:台湾积体电路制造股份有限公司