半导体器件的利记博彩app

专利名称：半导体器件的利记博彩app
技术领域：
本发明涉及层叠安装的LSI组。
背景技术：
随着微细加工技术的发展，LSI通过将更多的晶体管集成在一块 芯片上来谋求性能的提高。但是，由于微细化的限度、最尖端工艺 的利用成本的增加等影响，像目前这样推进对一块芯片的集成化未 必是最佳解决方案。因此，通过层叠多个LSI的三维方向的集成是有
前景的技术。
此时，所层叠的LSI之间的通信功能以及所层叠的LSI与外部的 通信功能变得尤为重要。作为用于层叠LSI的通信方式，已研究出有 线方式(在LSI衬底硅上开设电极(孔)的方法等)和无线方式。
在近来的高性能媒体处理、网络处理中，包括CPU等的运算LSI 与存储器间的传输逐渐大容量化，这部分的通信能力已成为决定整 体性能的主要因素。在专利文献l中，提及了层叠有存储器与板上的 部件进行通信的LSI、和多个存储LSI的结构。通过使俯视地安装于 系统板上的多个存储器层叠，能够缩短对存储器的布线，有益于高 速化和低功耗化。
专利文献l:日本特开2004 - 32747
发明内容
对于上述背景技术，我们认为为了实现进一步的性能提高、低 功耗化、空间效率提高而将处理器等LSI也与存储LSI相配合地层叠
是有效的。
在此，本申请的申请人发现了以下课题，在目前的运算LSI与存储LSI的简单层叠中，需要确保对增加的热密度的散热特性、确保用 于向层叠封装外部进行高速通信的传输路径特性等。而且，发现了
需要确保层叠用LSI的通用性，同时需要提高层叠的LSI之间的通信 性能的连4妄布局(topology)。
但是，目前还没有应对这些课题的解决方法。从前述的专利文 献1中也没有发现解决方法。
简单说明为了解决上述课题而在本申请中公开的发明中有代表 性的技术方案的概要，如下。
即， 一种在半导体封装内层叠多个LSI的半导体器件，其特征 在于，包括封装衬底；第一LSI，其连接在封装衬底上，具有用于 与半导体封装的外部进行数据通信的通信电路；第二LSI,其被配置
在第一 LSI的上方，具有包括设置在多条第一位线与多条第一字线 的交点上的多个第一存储单元的第一存储装置；第三LSI,其被配置 在第二 LSI的上方，用于使用第一存储装置的存储信息来进行运算 处理；以及第一贯通电极，其贯通第二LSI而设置，用于使第一LSI、 第二 LSI以及第三LSI彼此电连接。
根据本发明，能够通过提高存储LSI与运算LSI之间、以及存储 L SI与封装外部部件之间的通信性能来提高系统性能。


图1是层叠的LSI封装的结构图。
图2是层叠的运算LSI的结构图。
图3是层叠的存储LSI的结构图。
图4是层叠的外部通信LSI的结构图。
图5是表示层叠LSI封装内的LSI间的位置关系的图。
图6是表示运算LSI内的硅贯通电极的控制部的图。
图7是硅贯通电极的控制部内的电路的图。
图8是表示存储LSI内的硅贯通电极的控制部的图。
图9是表示外部通信LSI内的硅贯通电极的控制部的图。图1 0是表示层叠的LSI封装的另 一 结构的图。
图11是表示层叠的存储LSI的另一实施方式的结构图。
图12是表示层叠的LSI的截面构造的图。
图13是表示输入输出电路的一个实施例的图。
具体实施例方式
图1示出层叠的LSI的一种方式。图示出层叠的LSI的层叠截 面。本方式中，在封装衬底PKGB的上层层叠有外部通信LSI (COMLSI )，在其上层层叠有两片进行数据存储的存储LSI (MEMLSI),还在其上层层叠有两片安装有运算器的运算LSI (LGLSI)。外部通信LSI包括在与该层叠LSI外的系统衬底上的部 件之间进行通信频率超过1GHz的高速有线通信的电路，与层叠LSI 外部之间的高速通信通过该外部通信LSI来进行。外部通信LSI #皮 进行倒装连接，使其电路、布线面朝向封装衬底一侧。存储LSI可 以是DRAM、 SRAM、闪存器、磁性存储器等。运算LSI可以是CPU 等通用处理器、图形加速器等专用处理器、排列多个加法器、乘法 器等运算电路并用开关电路在它们之间进行连接的可动态重构处理 器、或者安装FPGA的LSI。
这样，图1所示的发明的特征在于在一个半导体封装内依次 层叠外部通信LSI、存储LSI以及运算LSI,并用贯通电极将这些LSI 之间进行连接，由此以最短路径进行高速大容量通信。在此，硅贯
此能够将层叠的LSI之间进行电连接。
在此，使层叠顺序为上述那样的顺序是由于如下所述的理由。 首先，运算LSI的功耗最高，发热容易成为问题。因此，通过
将运算LSI配置在最上层，能够易于向外部散热，减少发热的问题。 其次，外部通信LSI为了进行高速通信，需要形成分支、连接
点较少的传输路径。因此，通过将外部通信LSI配置在最下层，能
够直接连接在封装衬底上，易于形成分支、连接点较少的传输路径，因而能够更有效地进行高速通信。
根据以上理由，在最上层配置运算LSI，在最下层配置外部通信
LSI,在它们之间配置存储LSI。由此，能够确保对层叠LSI封装外 的高速通信和针对发热的可靠性这两者。
在本实施例中，采用分离进行运算的运算LSI和外部通信LSI 的结构也是同样的理由，假如在同一芯片内安装运算LSI和外部通 信LSI，并与存储LSI进行层叠时，会损失针对高速通信或发热的可 靠性的某一者。而且，有时也会层叠多个运算LSI,在这种情况下， 上述趋势更加显著。
在图1中，层叠的LSI之间通过硅贯通电极和接合线WPW2进 行连接，该硅贯通电极是在与硅衬底垂直的方向上开孔并在该孔内 插入导电性物质来形成布线而形成的。TVPW1、 TVPW2是用于供给 电源的硅贯通电极。TVPWl是用于向存储LSI和运算LSI提供共用 电源的硅贯通电极，电源从封装外部经由封装衬底、外部通信LSI、 TVPWl而连接在存储LSI和运算LSI的电源线上。TVPW2是用于 提供仅运算LSI所需的电源的硅贯通电极，电源从封装外部经由封 装衬底、接合线WPW2而连接在运算LSI的电源线和TVPW2上。
在此，在图1中设置有贯通运算LSI、存储LSI以及外部通信 LSI这三者的硅贯通电极TVPWl和仅贯通运算LSI的硅贯通电极 TVPW2这两种硅贯通电极。运算LSI具有与TVPWl不同的TVPW2 的理由是为了向运算LSI提供电压不同的电源。特别是，存在如下 情况运算LSI由于采用逻辑电路的结构，其工作需要大约3.3V左 右的高电压，而存储LSI不需要这样的高电压。在仅这样的运算LSI 具有所需的高电压的电源的情况下，从不需要对TVPWl等其他电路 进行无用的添加，能够防止电路的错误动作这一点看，最好是准备 单独的路径来向运算LSI直接提供高电压的电源。
其特征在于经由接合线WPW2仅对运算LSI提供这样的仅运 算LSI所需的电压。根据该特征，能够不在外部通信LSI、存储LSI 上开设用于形成硅贯通电极的孔，而仅将运算LSI所需的电源提供
ii给运算LSI，在外部通信LSI、存储LSI的面积这一点上是有利的。
另一方面，也可以不是将TVPW2如图1所示那样作为仅贯通运 算LSI的电极来安装，而是与TVPW1同样地将TVPW2作为贯通所 有LSI的电极来安装。在该情况下，作为仅运算LSI所需的电源的 TVPW2不与外部通信LSI和存储LSI的布线相连接。外部通信LSI、 存储LSI对TVPW2仅提供信号线。在外部通信LSI、存储LSI的面 积这一点上是不利的，但在中间层的LSI等无法使用接合线的情况、 要提高电源强度等情况下是有利的。
接着，说明本实施方式的各LSI以及与封装外部的通信路径。 运算LSI间的通信通过硅贯通电极TVSIG2进行。运算LSI与存储 LSI间的通信通过硅贯通电极TVSIG1进行。运算LSI与外部通信 LSI间的通信通过硅贯通电极TVSIG2、接合线WSIG、封装衬底 PKGB内布线进行。运算LSI与封装外部的通信通过硅贯通电极 TVSIG2、接合线WSIG、封装衬底PKGB内布线、系统衬底SYSB 内布线进行。外部通信LSI与存储LSI间的通信通过硅贯通电极 TVSIG1进行。外部通信LSI与封装外部的通信通过封装衬底PKGB 内布线、系统衬底SYSB内布线进行。存储LSI与封装外部的通信 通过硅贯通电极TVSIG1、外部通信LSI、封装衬底PKGB内布线、 系统村底SYSB内布线进行。另外，这里的通信不是狭义的通信， 还包括复位信号、字节序(endian)信号、工作频率以及端子设定等 初始信号、LSI的识别码信号等，是指电源以外的所有信息的输入输 出。
作为用于通信的路径，设置有贯通运算LSI、存储LSI以及外部 通信LSI的全部的硅贯通电极TVSIG1、对运算LSI之间进行连接的 硅贯通电极TVSIG2。而且，利用数据通信用接合线WSIG连接运算 LSI和封装衬底。
如以上那样，在图1中采用通过硅贯通电极TVSIG1将外部通 信LSI和运算LSI这两方直接与存储LSI连接来进行通信的结构。 根据该结构，能够使从运算LSI、外部通信LSI对存储器的访问为最大。
该系统的典型工作是，外部通信LSI从封装外部向所层叠的存 储LSI读入图像、通信包等处理对象数据，运算LSI对该数据进行
某种运算处理。然后，将其结果存储在存储LSI中，外部通信LSI 将该结果从存储LSI输出到外部的存储器、网络。这样，对于将外 部运算LSI接收到的数据存储到存储LSI中且运算LSI对该数据进 行运算的工作、或将运算LSI运算后的数据存储到存储LSI中且外 部通信LSI将该数据输出到封装外部的工作，由于本实施例的层叠 LSI是依次层叠外部通信LSI、存储LSI、运算LSI,因此外部通信 LSI和运算LSI能够共用存储LSI内的存储器，而且与数据的收发顺 序对应地配置各LSI,所以能够有效地进^f于外部通信LSI与存4诸LSI 之间、运算LSI与存储LSI之间的通信。
在图1中，除了连接整体的TVSIG1之外，还设置有TVSIG2 这样的硅贯通电极。但是，使用TVSIG2进行的运算LSI间的通信 也能够使用共用的TVSIG1来进行。在该情况下，能够削减运算LSI 的硅贯通电极的数量，在运算LSI的面积这一点上是有利的。
另一方面，通过设置仅连接运算LSI之间的TVSIG2，能够实现 运算LSI间所要求的高速通信。同样地，在外部通信LSI与存储器 间i殳置专用的硅贯通电^L,也能够确保外部通信LSI高速地访问存 储LSI的路径。
在本实施例中记载有未连接所有的LSI而连接层叠的LSI的一 部分的TVSIG2仅连接运算LSI之间的例子，但并不限定于此，只 要是连接一部分的LSI之间的硅贯通电极即可。因此，作为连接层 叠的LSI的一部分的硅贯通电极，也可以采用连接其他LSI(例如运 算LSI和存储LSI等)的方式。此时，在贯通某LSI的情况下，都 能在所连接的LSI间进行高速通信。
另外，在LSI之间的连接中并用硅贯通电极和接合线的目的在 于满足层叠的LSI的通常使用与通信性能这两方面的要求。在图1 的实施例中，存储LSI是还宽泛设想到与其他LSI层叠的、具有通用性的层叠LSI。从该LSI的通用性方面来看，在存储LSI中形成层 叠在上层的运算LSI固有的信号的全部来作为硅贯通电极是不现实 的。在此，运算LSI固有的信号是运算LSI需要而存储LSI不具备 的信号，是指用于运算LSI与外部通信LSI之间的通信的信号、运 算LSI的识别信号、运算LSI的工作频率的初始信号等。另一方面， 当考虑到图1的典型工作时，外部通信LSI从封装外部向层叠的存 储LSI读入图像、通信包等处理对象数据，运算LSI对该数据进行 某种运算处理，将其结果存储到存储LSI中，外部通信LSI从存储 LSI向外部的存储器、网络输出该结果。用于上述运算LSI与外部通 信LSI之间的通信的信号、运算LSI的识别信号、运算LSI的工作 频率的初始信号是存储LSI不需要的信号，因此不需要通过存储 LSI。而且，不需要大容量的通信，也不需要高速通信。因此，在本 实施方式中，通过对这些信号使用接合线，由此不需要对存储LSI 设置其本身不需要的硅贯通电极。另外，能够对其他需要大容量通 信、高速通信的数据通信确保硅贯通电极。
另外，在图1的实施方式中，层叠的LSI之间是直接连接的， 但有时也在存储LSI与运算LSI之间、以及存储LSI与外部通信LSI 之间插入具有端子位置调整用布线的插入层。例如，在存储LSI的 硅贯通电极的位置与运算LSI的硅贯通电极的位置不一致的情况下 是需要的。另外，基于相同的目的也可使用再布线层。
在此，并不限定以面朝下方式(使配置有电路的面朝下的配置) 配置各LSI、或以面朝上的方式(使配置有电路的面朝上的配置)配 置各LSI。但是，在以下的特殊的情况下，更优选是以面朝下方式来 配置。以下，说明其理由。
首先，外部通信LSI采用面朝下方式，能够直接连接封装衬底 和通信电路。因此，能够实现更高速的通信。
而且，对于运算LSI中的被配置在最上层的LSI,也存在当不需 要接合线连接时优选以面朝下方式进行配置的情况。这是由于能够 不对最上层的运算LSI开孔而与硅贯通电极连接，因此，工艺成本、电路面积方面更力O有利。
图2示出运算LSI的一个实施方式。PU是进行运算的处理块， DMA是数据传输块，PERI是包括中断控制、时钟控制、定时器等 的外部电路块，3DIFA是用于与存储LSI进行通信的硅贯通电极信 号组，3DDRA是用于控制LSI使用3DIRA进行的通信的控制块， 合并3DIFA和3DDRA构成与其他LSI的输入输出端口 。 3DIFB是 用于与其他运算LSI进行通信的硅贯通电极信号组，3DDRB是用于 使用3DIFB来进行通信的控制块，2DDR是用于通过接合线向外部 通信LSI进行的通信和向层叠LSI外部进行的低速通信的控制块， OCIC是对片内模块之间进行连接的片内连接器(interconnect)， OCBR是连接OCIC之间的桥接电路，TVPW1和TVPW2是图1所 示的电源供给用的硅贯通电极，WPPW是用于使用接合线(图1的 WPW2)来提供电源的电极，WSIGD和WSIGM是用接合线(图1 的WSIG)连接信号时的电极。WSIGD是读出/写入、或LSI之间的 同步等的动态使用的信号，WSIGM是用于LSI识别码、初始值设定 的静态使用的信号。从WPPW提供的电源作为所提供的运算LSI的 电源，进而连接在TVPW2上，还对下层的运算LSI进行电源供给。 在WSIGD和WSIGM上连接有图1的WSIG, WSIGD是数据的读出 /写入、LSI间的同步、运算LSI的软件调试用的信号(JTAG信号、 内部状态观测信号等)等用于动态使用的信号，WSIGM是字节序信 号、LSI识别码信号、用于指定LSI的功能的信号等的静态使用的信
硅贯通电极信号组3DIFA由图1中的TVSIG1和TVSIG2构成， 用于运算LSI、存储LSI以及外部通信LSI的每一个之间的通信。当 发生从PU、 DMAC等向存储LSI内的存储区域进行数据的读出/写 入时，其请求通过片内连接器OCIC到达3DDRA, 3DDRA根据该 请求而通过3DIFA向存储LSI输出数据的读出/写入请求。3DDRA 通过3DIFA接收针对该访问的来自存储LSI的响应数据，3DDRA通 过OCIC向对存储LSI进行了请求的PU、 DMAC输出该请求。硅贯通电极信号组3DIFB由图1中的TVSIG2构成，用于运算LSI之间 的通信。3DIFB包括从某运算LSI的PU、 DMAC等对其他运算LSI 的读出/写入请求信号、用于对该读出/写入进行响应的信号、运算 LSI之间的中断关联信号、用于取得运算LSI之间的存储器一致性的 信号、用于在运算LSI之间取得定时同步的信号、支持运算LSI的 软件调试的信号等。
在此，通过在LSI之间使接口的配置位置相同，从而能够在层 叠时仅进行垂直方向的通信。于是，与在水平或倾斜方向上通信的 情况相比，不需要各个LSI的面内通信，在进行高速通信方面是有 利的。
图3示出存储LSI的一个实施方式。MEM是包括存储阵列的存 储部，3DIFA是用于与运算LSI和外部通信LSI进行通信的硅贯通 电极信号组，3DDRA是用于使用3DIFA进行通信的控制块，TVPW1 是图1所示的电源供给用的硅贯通电极。
存储LSI通过3DIFA接收运算LSI和外部通信LSI输出的对存 储器的读出/写入请求，按照该请求进行对MEM的读出/写入处理， 在读出的情况下，向3DIFA输出包含已读出的数据的响应信息。读 出/写入请求包括用于取得LSI间的同步的信息、用于从层叠的多个 存储LSI中选择一个的LSI选择信息、表示读出/写入的指令信息、 地址信息、处理识别码、以及写入时的写入数据。响应信息包括用 于取得LSI间的同步的信息、读出数据、处理识别码。处理识别码 是对存储LSI的读出/写入请求所包括的信息，存储LSI将该识别码 包含在响应信息中。作为读出/写入请求的发出源的运算LSI、外部 通信LSI根据处理识别码来挑选与自身发出的请求对应的响应信息。 在多个层叠的LSI对存储LSI进行请求的情况下，来自其他LSI的 请求也被输出到硅贯通电极上，因此需要处理识别码。在此，处理 识别码是指读出或写入请求时的数据的发送目标和发送源的数据。 通过添加该处理识别码，即使层叠同种的LSI也能够区别LSI,因此 能够层叠同种LSI,能够提高可扩缩性(scalability)。另外，请求
16信号中也被添加后述的仲裁请求的信号。
这样，通过进行添加了处理识别码的请求，能够由多个LSI使 用某共用的硅贯通电极。
图4示出外部通信LSI的一个实施方式。2DIOP是与3D层叠封 装外部的部件之间进行高速通信的接口电路块，2DIOC是用于控制 2DIOP的块，SCTRL是用于控制2DIOC的小型控制微计算机，3DIFA 是用于与存储LSI进行通信的硅贯通电极信号组，3DDRA是用于使 用3DIFA来进行通信的控制块，OCIC是对片内的模块之间进行连 接的片内连接器，OCBR是连接OCIC间的桥接电路，TVPW1是图 1所示的电源供给用的硅贯通电极。2DIOC包括在内置寄存器所指 定的地址区域间进行数据传输的DMA。另夕卜，控制微计算机SCTRL 执行与运算LSI进行通信的程序、进行2DIOC的寄存器的设定的程 序等涉及与层叠的其他LSI或封装外部的通信的处理。
图5示出层叠的LSI彼此的位置关系和使用了硅贯通电极的访 问方法。如上所述，硅贯通电极信号组3DIFA (图5中的3DIFA-1、 3DIFA-2、 3DIFA-3、 3DIFA-4 )是用于运算LSI ( LGLSI1 、 LGLSI2 ) 和外部通信LSI ( COMLSI)对存储LSI ( MEMLSIl、 MEMLSI2 )进 行读出/写入的信号。各存储LSI具有4个输入输出端口、在这4个 端口的每一个上连接有硅贯通电极信号组3DIFA。对该硅贯通电极 连接有运算LSI和外部通信LSI,运算LSI和外部通信LSI分时使用 共用的3DIFA，对存储LSI进行访问。各3DIFA由多个LSI共用， 因此无法同时访问存储器。因此，在每个3DIFA设置如下的仲裁功 能仲裁来自运算LSI1/LSI2、外部通信LSI的各3DIFA的使用请求， 对运算LSI1/LSI2、外部通信LSI中的一个赋予3DIFA的使用权。在 图5的实施方式中，LGLSIl的3DDRA-1具有3DIFA-1的仲裁功能， LGLSI2的3DDRA-2具有3DIFA-2的仲裁功能，LGLSIl的3DDRA-3 具有3DIFA-3的仲裁功能，LGLSI2的3DDRA-4具有3DIFA-4的仲 裁功能。仲裁功能被配置在需要最频繁访问各3DIFA所连接的存储 部的LSI上。这样，本实施例的仲裁功能的特征在于使最频繁访问存储部的 LSI具有该功能。根据该特征，能够在默认的状态下进行最频繁产生
的对存储部的访问，因此与使其他LSI具有仲裁功能、对该LSI频 繁输出仲裁请求的情况相比，能够使流量(throughput)提高。在此， 用后述的图6说明使特定的LSI具有仲裁功能的方法。
在图5的情况下，最频繁使用MEMLSI1和MEMLSI2的MEM1 的是LGLSI1的PU1和PU2,因此与PU1和PU2相同的LSI内的 3DDRA-1承担3DIFA-1的仲裁。另外，当运算LSI1/LSI2、外部通 信LSI要通过硅贯通电极3DIFA-1访问存储LSI时，首先对具有 3DIFA-1的仲裁功能的LGLSI1的3DDRA-1发送3DIFA-1使用请求， 被3DIFA-1许可使用的LSI使用3DIFA-1向存储器输出读出/写入请 求。
如上述那样进行运算LSI与存储LSI之间以及外部通信LSI与 存储LSI之间的连接的主要理由是[l]即使改变层叠片数也能以同 样的连接方式来应对，因此针对层叠片数的可扩缩性较高；[2]能够 直接连接发生大容量通信的运算LSI与存储LSI之间以及外部通信 LSI与存储LSI之间，能够有效地进行通信。
另一方面，硅贯通电极3DIFB (图5中的3DIFB-1、 3DIFB-2、 3DIFB-3、 3DIFB-4)是用于运算LSI (LGLSIl、 LGLSI2 )间进行通 信的信号。对向单独的运算LSI内的片内存储器和功能电路进行的 访问、向没有用3DIFA直接连接的存储LSI内的存储块进行的访问 使用该硅贯通电极。例如，当LGLSI1内的PU1要对LGLSI2的PU1 内的存储区域进行读出/写入时，LGLSI1内的PU1对所连接的OCIC 产生读出/写入请求。该请求包括指示成为LGLSI2的PU1内的访问 对象的部分的请求目标地址信息、用于回信的请求源地址信息、指 令等。接收到请求的OCIC对该请求目标地址信息进行译码，对 LGLSI1内的3DDRB-1产生对LGLSI2进行的读出/写入请求。该 3DDRB-1对3DIFB-1输出请求，LGLSI2内的3DDRB画1通过LGLSI2 内的3DIFB-1接收该请求。该3DDRB-1对LGLSI2内的OCIC输出该请求，该OCIC根据该请求目标地址向LGLSI2内的PU1发送请 求。处理了请求的LGLSI2内的PU1将响应与请求源地址一同进行 回信。被回信的信息按照请求源地址回信给LGLSIl内的PU1。
图6示出图5的LGLSI1内的3DDRA-1和3DIFA-1的部分。该 3DDRA-1进行所连接的3DIFA-1的使用权的仲裁。如图1、图5中 的运算LSI那样，层叠多个以相同的掩模制造的LSI，因此需要指定 各3DDRA是否进行调整，利用用于表示具有仲裁功能的3DDRA-1 的指定信号ARBMD来对其进行指定。ARBMD信号可以是1位， 也可以是多位。
作为对信号ARBMD赋予值的方法之一，有使用熔丝电路的方 法。在该使用熔丝的方法中，层叠安装时，为了使ARBMD成为所 希望的值而通过使用电或激光等提供负载来切断熔丝。另外，作为 提供ARBMD的其他方法，包括如下方法在LSI内集成非易失存 储器设备，将该非易失存储器的输出连接到ARMBD上，在层叠安 装时，向该非易失存储器件写入ARMBD的值。另外，作为提供 ARBMD的其他方法，包括如下方法作为LSI外部端子预先引出该 信号ARBMD,在层叠安装时，在该外部端子上连接0/1信号。另夕卜， 作为提供ARBMD的其他方法，包括如下方法将ARBMD信号连 接在可从处理器PU写入的存储元件的输出上，启动后通过PU向该 存储元件写入ARBMD值。
在此，也可以不特别设置ARBMD而使特定的LSI为特定的结 构使之具有仲裁功能，但为此需要使用特别的掩模来制造具有仲裁 功能的LSI，制造成本会增大。
对此，通过如本实施例那样采用利用ARBMD来使3DDRA具有 仲裁功能的结构，能够不需要使具有仲裁功能的LSI为特别的结构， 能够抑制掩模的制作成本，因此能够抑制制造成本。而且如上所述， 通过使频繁对存储LSI进行访问的特定的LSI具有仲裁功能，也具 有提高流量和提高可扩缩性的效果。
例如，能够对图5的LGLSI1和LGLSI2使用完全相同的LSI。
193DDRA-1内的3DARBA是进行使用权仲裁的部分。3DARBA接收 来自其他运算LSI ( LGLSI2 )的3DIFA-1使用请求信号 (ARBSIGRQ1)、来自LGLSI1内部的PU和DMA等电路块的 3DIFA-1使用请求信号(ARBSIGRQ2 )、来自外部通信LSI( COMLSI) 的3DIFA-1使用请求信号(ARBSIGRQ3 ),并进行3DIFA-1的使用 权的仲裁。ARBSIGRQ1被从图5中的LGLSI2输出，通过硅贯通电 极(图1的TVSIG2 )被传输到3DARBA。 ARBSIGRQ2被从LGLSI1 内的电路块输出，经由内部的片内接口 (图1的OCIC)被传输到 3DARBA。 ARBSIGRQ3被从外部通信LSI输出，通过接合线(图1 的WSIG)和LGLSI1内的布线而被传输到3DARBA。 3DARBA的 仲裁结果是对赋予使用权的电路发出(assert)使用许可信号。 ARBSIGGT1是对其他运算LSI( LGLSI2 )的3DIFA-1使用许可信号， ARBSIGGT2是对LGLSI1内部的PU、 DMA等电路块的3DIFA-1使 用许可信号，ARBSIGGT3是对外部通信LSI ( COMLSI)的3DIFA-1 使用许可信号。ARBSIGGT1通过硅贯通电极(图1的TVSIG2)被 传输到LGLSI2。 ARBSIGGT2通过内部的片内接口 (图1的OCTC ) 被传输到请求了使用权的电路块。ARBSIGGT3既能够通过LGLSI1 内的布线和接合线WSIG输出到外部通信LSI，还能够通过硅贯通电 极输出到外部通信LSI。 ARBSIGRQ4和ARBSIGGT4是功能分别与 ARBSIGRQ1和ARBSIGGT1相同的信号，且是层叠片数增加时的预 备信号。在此，3DIFA的使用请求信号在取为共用的情况下的系统 开销(overhead)较大，因此不优选共用。与其相对，由使之具有预 备信号引起的电路面积等问题并不那么大，因此在使层叠片数增加 方面，如本实施例那样使之具有预备信号是有利的。
MEMRQ是用于进行对存储器的访问请求的硅贯通电极。接收 到3DIFA-1 ^f吏用许可的LSI的3DDRA向该MEMRQ输出存储器访 问请求。使用MEMRQ,向存储器发送用于取得LSI间的同步的信 息、用于从层叠的多个存储LSI中选择一个的LSI选择信息、表示 读出/写入的指令信息、地址信息、处理识别码、写入数据等。MEMRS是用于存储器返回读出数据等的响应的硅贯通电极。发 出了请求的3DDRA接收从存储器输出的读出数据、处理识别码、用 于取得定时同步的信号等。
另外，图6内的OCIFP是与片内连接器OCIC连接的连接电路， 3DRQCA是将来自OCIC的读出/写入请求变换为对MEMRQ的输出 形式、并在3DRABA所指示的定时进行输出的电路，3DRSCA是选 择通过MEMRS而获得的数据中所需的数据来进行形式变换、并输 出给OCIFP的电路。
TVCSR、 TVCS、 TVCR是对硅贯通电极进行信号发送或4妾收来 自硅贯通电极的信号的电路块。TVCSR是收发双向的电路块，被用 于3DIFA-1的使用请求和使用许可信号。
另外，层叠的运算LSI具有对具有与运算LSI等相同结构的LSI 彼此进行识别的信号。例如，安装在运算LSI上的PU能够根据来自 该信号的信息来获知本身是什么序号的PU。通过在PU上工作的程 序来利用该信息，能按每个PU来改变工作。该识别信号值通过与 ARBMD相同的方法在制造之后被提供给每个LSI。
图7示出TVCSR、 TVCS、 TVCR各个电路块的电路结构。TVCS 是用于对硅贯通电极输出信号的电路块。该电路具有向硅贯通电极输 出的输出端子、要输出的数据的输入端子、用于指定是输出信号还是 不依赖于输入信号而使其成为浮置状态(或较弱的信号输出)的控制 输入端子。在此，图6示出的3DARBA输出对数据的输入端子和控制 输入端子的输入，其中的控制输入端子上连接有CTRLI02。该 CTRLI02获得3DIFA的使用权，仅在输出数据的期间被发出，该期间， 电路块被激活，从TVCS向3DIFA输出数据。其他期间被浮置而成为 非激活状态，不依赖输入的值而使对3DIFA的输出成为高阻抗状态， 将3DIFA对其他电路开路。根据该结构，能够消除其他LSI进行通信 的情况下由该LSI产生的影响，因此能够通过相同的贯通电极对多个 LSI进行数据通信。该结构和效果在下述的TVCSR中也是同样的。
TVCR是用于接收来自硅贯通电极的数据的电路。TVCSR是在图6的实施方式中被用于3DIFA-1的使用请求和使 用许可信号的电路。TVCSR采用既可以从硅贯通电极进行输入也可 以向硅贯通电极进行输出的电路结构。根据所连接的3DDRA是否承 担3DIFA的仲裁功能来切换输入和输出。在本例中，记载了进行仲 裁的情况。此时，通过ARBSIGRQ1、 ARBSIGRQ4从层叠的其他LSI 接收3DIFA-1的使用请求，通过ARBSIGGT1和ARBSIGGT4发送 3DIFA使用许可。因此，TVCSR对ARBSIGRQ1和ARBSIGRQ4指 定为接收来自3DIFA-1的输入，对ARBSIGGT1和ARBSIGGT4指 定为向3DIFA-1进行输出。另外，该TVCSR具有对硅贯通电极的输 入输出端子、来自图6中的3DARBA的输入端子、用于指定是输出 信号还是使其为浮置状态(或较弱的信号输出)的控制输入端子。 对该控制输入端子的输入连接有图6示出的3DARBA输出的 CTRLIOl。该CTRUOl用于对应的TVCSR进行发送，并且仅在获 得3DIFA的使用权并输出数据的期间被发出。CTRLIOl被发出的期 间，从TVCSR输出信号。根据图6的ARBMD的值确定TVCSR接 收来自硅贯通电极的信号还是对硅贯通电极发送信号。
在图6、图7中，示出图5的LGLSI1内的3DDRA-1和3DIFA-1 的部分，但LGLSIl、 LGLSI2内的其他3DDRA和3DIFA也为相同 的结构。
在图8中，示出图5的存储LSI内的3DDRA-1和3DIFA-1的部 分。MEMIFP是与存储块MEM连接的电路，3DRQCAM是将来自 3DIFA的读出/写入请求变换为向MEM输出的输出形式并输出到 MEM的电路，3DRSCAM是按照来自MEM的读出数据中附带的信 息来进行形式变换、并输出给TVCS的电路。在连接有对存储器的 读出/写入请求的MEMRQ上连接有输入电路TVCR，在返回来自存 储器的响应的MEMRS上连接有输出电路TVCS。连接在TVCS上的 控制信号CTRL02仅在对3DIFA输出数据的期间被发出，该期间， 从TVCS输出数据。其他期间为浮置状态。
如图8的MEMRQ和MEMRS那样，在总是输入输出方向一皮固定的情况下，可以使用TVCS、 TVCR。而在使用相同的硅贯通电极 来在LSI间进行双向通信的情况下，分时改变输出方向，因此使用 TVCSR。在图6中，将连接在MEMRQ和MEMRS上的TVCS和TVCR 变更为TVCSR，使用MEMRQ和MEMRS进行从LGLSI1向LGLSI2 的通信、从LGLSI2向LGLSI1的通信，这种情况与此时相当。另夕卜， 在仅进行单向通信的硅贯通电极中，也如图6的ARBSIGRQ、 ARBSIGGT那样，在根据LSI而在相同的电路中改变输入输出方向 的情况下也使用TVCSR。
在图9中，示出图5的外部通信LSI内的3DDRA-1和3DIFA-1 的部分。MEMRQ是用于进行对存储器的访问请求的硅贯通电极。 该外部通信LSI的3DDRA-1经由ARBSIGRQ3向进行3DIFA-1内 MEMRQ的使用仲裁的运算LSI的3DDRA-1输出MEMRQ使用请 求，经由ARBSIGGT3获得MEMRQ的使用许可。该外部通信LSI 的3DDRA-1在得到了使用许可的情况下，经由MEMRQ进行对存储 器的访问请求，其包含用于取得LSI间的同步的信息、用于从层叠 的多个LSI中选择一个的LSI选择信息、表示读出/写入的指令信息、 地址信息、处理识别码、写入数据等。
MEMRS是用于存储器返回读出数据等的响应的硅贯通电极。外 部通信LSI的3DDRA-1通过MEMRS接收乂人存储器输出的读出数 据、处理识别码、用于取得定时同步的信号等。
另外，图9内的OCIFP是与片内连接器OCIC连接的电路， 3DRQCA是将来自OCIC的读出/写入请求变换为对MEMRQ的输出 形式、并在3DARBA所指示的定时进行输出的电路，3DRSCA是选 择通过MEMRS获得的数据中所需的数据来进行形式变换、并输出 给OCIFP的电路。
图10是以无线方式进行图1中通过接合线WSIG进行的运算 LSI与外部通信LSI间的通信的结构。在本实施方式中，作为无线通 信方式使用磁感应耦合方式。在该通信中，发送侧和接收侧具有线 圏，在发送线圈上流过电流，4妾收侧;险测该》兹场的变化，进行通信。LSI层叠的情况下，通信距离即使较长也仅为短短的数mm，因此能 够以简单结构实现的磁感应耦合方式是适用的。通过该结构，能够 在图1的结构中除去用于运算LSI与外部通信LSI之间进行通信的 接合线WSIG连接。
另外，在图10的实施方式中，以电源电压稳定化为目的，在封 装版(PKGB)上安装有电容DCAP。电源设计在使用该封装的系统 设计阶段是尤为重要的，但利用该DCAP的集成，能够使系统设计 更加容易。
图11是层叠用的存储LSI,相对于图3所示的实施方式，添加 了不与存储LSI内部的电源相连接的电源用硅贯通电极TVPWS、和 不影响存储LSI内部功能的通信用硅贯通电极TVSIGS。 TVPSW用 于对存储LSI的下层或上层的LSI提供电源，因此能够替换图1的 结构中的电源供给用的接合线。TVSIGS是用于在存储LSI的上下的 LSI之间进行通信的硅贯通电极，能够替换图1的结构中的电源供给 用的接合线。通过具有这种通用的贯通电极，能够确保存储LSI的 通用性的同时，进一步提高小型化、层叠层自由度。
图12、图13示出图7所示的硅贯通通路驱动电路的其他结构。 图7所示的结构在从LSI的背面到LSI的表面之间不夹着晶体管而 形成电极的情况下是有用的。与此相对，图13的电路示出在从LSI 的背面到LSI的表面的电极之间插入晶体管的结构。
图12示出与图1同样层叠的LSI的截面结构。仅图示出硅贯通 电极附近。在该图中，在封装衬底PKGB上层叠有LSIl、 LSI2、 LSI3、 LSI4,它们用使用硅贯通电极TVSIG的三维方向的布线来连接。 TVSIG是形成在LSI背面上的硅贯通电极，SVSIG是使用现有的硅 工艺的布线通路和布线层形成的三维方向电极，TVCSRB是^皮连接 在TVSIG和SVSIG上的电路部分，WTVSIG是连接TVSIG与 TVCSRB的布线，WSVSIG是连接SVSIG和TVCSRB的布线， WSHSIG是连接TVCSRB与其他电路部分的布线。WTVSIG、 WSVSIG、 WSHSIG是用现有的硅工艺形成的布线。
24图13示出图12中的TVCSRB的一种方式。在该图中，0UTSEL1、 OUTSEL2 、 INSEL是用于选择两个输入信号中的 一个而输出的选择 电路，BUF1、 BUF4是用于向硅贯通电极发送信号的电路，BUF2、 BUF3是用于接收来自硅贯通电极的信号的电路。另外，OUTDATA 是从其他的电路部分向TVCSRB输入的输入信号，INDATA是向其 他的电路部分输出的输出信号，INSELCNTR和TRCNTR是用于选 择电路的控制信号。另外，OUTCNTRl、 OUTCNTR2是用于控制上 述緩冲电路的接通、断开的控制信号。OUTDATA、 INDATA、 INSELCTRL、 OUTSELCNTR、 OUTCNTRl 、 OUTCNTR2是与其他 的电路部分连接的信号，图12中为包含在WSHSIG中的信号。
图13的电路与图7所示的电路不同点是使从LSI表面向LSI背 面、或从LSI背面向LSI表面通过的信号具有信号的整形和放大功 能。当从WTVSIG向WSVSIG传送所输入的信号时，使BUF1断开 (切断緩沖器的开关，使输出为高阻抗状态)，使BUF4接通(连 接緩沖器的开关后的状态)，控制OUTSEL2使得根据TRCNTR信 号而使BUF3的输出输入到BUF4的输入。当从WSVSIG向WTVSIG 传送所输入的信号时，使BUF1接通，使BUF4断开，控制OUTSEL1 使得根据TRCNTR信号而使BUF2的输出输入到BUF1的输入。另 外，当对WTVSIG输出来自OUTDATA的信号时，使BUF4断开， 使BUF1接通，控制OUTSEL1使得根据TRCTR信号而使来自 OUTDATA的信号输入到BUF1的输入。当对WSVSIG输出来自 OUTDATA的信号时，使BUF4接通，使BUF1断开，控制OUTSEL2 使得根据TRCTR信号而使来自OUTDATA的信号输入到BUF4的输 入。另外，当从INDATA输出来自WTVSIG的信号时，控制INSEL 使得根据INSELCNTR信号而使BUF3的输出输入到INDATA。当从 INDATA输出来自WSVSIG的信号时，控制INSEL使得根据 INSELCNTR信号而使BUF2的输出输入到INDATA。这样，通过在 LSI背面的电极(TVSIG)与LSI表面的电极(SVSIG)之间插入 TVCSRB，即使在层叠多个LSI且硅贯通电极变长的情况下，也能够 实现高速通信。
权利要求
1.一种半导体器件，在半导体封装内层叠有多个LSI，其特征在于，包括封装衬底；第一LSI，其连接在上述封装衬底上，具有用于与上述半导体封装的外部进行数据通信的通信电路；第二LSI，其被配置在上述第一LSI的上方，具有包括设置在多条第一位线与多条第一字线的交点上的多个第一存储单元的第一存储装置；第三LSI，其被配置在上述第二LSI的上方，用于使用上述第一存储装置的存储信息来进行运算处理；以及第一贯通电极，其贯通上述第二LSI而设置，用于使上述第一LSI、上述第二LSI以及上述第三LSI彼此电连接。
2. 根据权利要求l所述的半导体器件，其特征在于， 上述第一LSI将从上述半导体封装的外部接收到的第一数据写入上述第二LSI,上述第三LSI从上述第二LSI中读出上述第一数据来进行上述运算处理。
3. 根据权利要求1所述的半导体器件，其特征在于， 上述第三LSI将作为上述运算处理的结果的第二数据写入上述第二 LSI,上述第一 LSI从上述第二 LSI中读出上述第二数据并将其发送 至上述半导体封装的外部。
4. 根据权利要求1所述的半导体器件，其特征在于， 上述第一贯通电极贯通上述第一 LSI、上述第二 LSI以及上述第三LSI。
5. 根据 权利要求1所述的半导体器件，其特征在于， 上述第三LSI被构成为在该第三LSI的下表面构成有用于进行上述运算处理的电路。
6. 根据权利要求1所述的半导体器件，其特征在于，上述第一贯通电极贯通上述第一 LSI和上述第二 LSI而设置， 上述第一 LSI被构成为在该第一 LSI的下表面构成有上述通信电路。
7. 根据权利要求1所述的半导体器件，其特征在于， 还包括用于连接上述封装衬底和上述第三LSI的第一接合线， 通过上述第一贯通电极来向上述第一 LSI、上述第二 LSI以及上述第三LSI提供第一电源，通过上述第一接合线来向上述第三LSI提供第二电源，其中该 第二电源的电压不同于上述第一电源的电压。
8. 根据权利要求7所述的半导体器件，其特征在于， 还包括第四LSI，其被配置在上述第二 LSI与上述第三LSI之间，用于 使用上述第一存储装置的存储信息来进行运算处理；和第二贯通电极，其贯通上述第四LSI而设置，用于使上述第三 LSI与上述第四LSI电连接，通过上述第一贯通电极来向上述第一LSI、上述第二LSI、上述 第三LSI以及上述第四LSI提供上述第一电源，通过上述第二贯通电极来向上述第三LSI和上述第四LSI提供 上述第二电源，其中该第二电源的电压高于上述第一电源的电压。
9. 根据权利要求1所述的半导体器件，其特征在于， 还包括第四LSI,其被配置在上述第二LSI与上述第三LSI之间，用于 使用上述第 一 存储装置的存储信息来进行运算处理；和第二贯通电极，其贯通上述第四LSI而设置，用于使上述第三 LSI与上述第四LSI电连接，通过上述第一贯通电极来进行上述第一 LSI、上述第二LSI、上 述第三LSI以及上述第四LSI之间的数据通信，通过上述第二贯通电极来进行上述第三LSI和上述第四LSI之间的数据通信。
10. 根据权利要求1所述的半导体器件，其特征在于， 还包括用于使上述封装衬底与上述第三LSI电连接的第二接合线，通过上述第一贯通电极，在上述第一LSI、上述第二LSI以及上 述第三LSI之间进行第三数据的数据通信，通过上述第二接合线，在上述第一 LSI和上述第三LSI之间进行第四数据的数据通信。
11. 根据权利要求IO所述的半导体器件，其特征在于， 上述第四数据是表示上述第三LSI的识别信息或上述第三LSI的工作频率初始值的信息。
12. 根据权利要求1所述的半导体器件，其特征在于， 上述第一 LSI还包括第 一 电路块，其在激活状态下将所输入的数据输出到上述第一 贯通电极，在非激活状态下使向上述第一贯通电极的输出不依赖于 所输入的数据；和第一控制块，其用于进行上述第一电路块的控制，上述第三LSI还包括第二电路块，其在激活状态下将所输入的数据输出到上述第一贯通电极，在非激活状态下使向上述第一贯通电极的输出不依赖于所输入的数据；和第二控制块，其用于进行上述第二电路块的控制， 上述第一控制块和上述第二控制块中的一方具有用于决定许可上述第一 LSI和上述第三LSI中的哪一个对上述第二 LSI进行访问的仲裁功能，在上述第一控制块具有上述仲裁功能的情况下，当许可上述第 一 LSI对上述第二 LSI进行访问时，上述第一控制块使上述第一电 路块为上述激活状态，在上述第一控制块具有上述仲裁功能的情况下，当许可上述第三LSI对上述第二 LSI进行访问时，上述第一控制块使上述第一电 路块为上述非激活状态，并且向上述第二控制块发送表示上述第一 贯通电极的使用许可的第 一信号，在上述第一控制块不具有上述仲裁功能的情况下，当上述第一 控制块从上述第二控制块接收到表示上述第一贯通电极的使用许可 的第二信号时，使上述第一电路块为上述激活状态，当未从上述第二控制块接收到上述第二信号时，使上述第一电路块为上述非激活状态。
13. 根据权利要求12所述的半导体器件，其特征在于， 当上述第一 LSI访问上述第二 LSI的次数多于上述第三LSI访问上述第二 L SI的次数时，上述第 一 控制块具有上述仲裁功能，当上述第三LSI访问上述第二 LSI的次数多于上述第一 LSI访 问上述第二 LSI的次数时，上述第二控制块具有上述仲裁功能。
14. 根据权利要求12所述的半导体器件，其特征在于， 上述第一控制块和上述第二控制块接收表示上述第一控制块和上述第二控制块中的哪一方具有上述仲裁功能的指定信号。
15. 根据权利要求14所述的半导体器件，其特征在于， 上述第一 LSI具有用于从上述第一 LSI的外部接收上述指定信号的第一端子，上述第三LSI具有用于从上述第三LSI的外部接收上述指定信 号的第二端子。
16. 根据权利要求12所述的半导体器件，其特征在于， 还包括用于存储上述第一控制块和上述第二控制块中的哪一方具有上述仲裁功能的非易失性存储器。
17. 根据权利要求1所述的半导体器件，其特征在于， 还包括第五LSI,其被配置在上述第一LSI与上述第二LSI之间，具有 包括设置在多条第二位线和多条第二字线的交点上的多个第二存储单元的第二存储装置；和第六LSI，其被配置在上述第二LSI与上述第三LSI之间，用于 使用上述第一存储装置或上述第二存储装置的存储信息来进行运算 处理，上述第二 LSI接收用于将上述第二 LSI与上述第五LSI相区别 的第一识别信号，上述第五LSI接收用于将上述第五LSI与上述第二 LSI相区别 的第二识别信号，上述第三LSI接收用于将上述第三LSI与上述第五LSI相区别 的第三识别信号，上述第六LSI接收用于将上述第六LSI与上述第三LSI相区别 的第四识别信号。
18. 根据权利要求17所述的半导体器件，其特征在于， 上述第二 LSI具有用于从上述第二 LSI的外部接收上述第一识别信号的第一端子，上述第五LSI具有用于从上述第五LSI的外部接收上述第二识 别信号的第二端子，上述第三LSI具有用于从上述第三LSI的外部接收上述第三识 别信号的第三端子，上述第六LSI具有用于从上述第六LSI的外部接收上述第四识别信号的第四端子。
19. 根据权利要求n所述的半导体器件，其特征在于， 还包括用于存储上述第一识别信号至上述第四识别信号的非易失性存储器。
20. 根据权利要求1所述的半导体器件，其特征在于， 通过上述第一贯通电极，在上述第一LSI、上述第二LSI以及上述第三LSI之间进行第五数据的数据通信，上述第五数据包括表示上述第五数据的发送源的LSI的第一信 息和表示上述第五数据的发送目标的LSI的第二信息。
21. 根据权利要求1所述的半导体器件，其特征在于， 上述第一 LSI还包括第一无线通信电路，上述第三LSI还包括第二无线通信电路，使用上述第一无线通信电路和上述第二无线通信电路来进行上述第一 LSI与上述第三LSI之间的数据通信。
22. 根据权利要求1所述的半导体器件，其特征在于， 还包括第三贯通电极，该第三贯通电极与上述第一 LSI和上述第三LSI的电源端子连接，且贯通上述第二LSI,并且不与上述第二 LSI的电源端子连接，上述第一贯通电极向上述第一 LSI、上述第二 LSI以及上述第三 LSI提供第一电源，上述第三贯通电极向上述第三LSI提供第三电源，其中该第三 电源的电压与上述第一电源的电压不同。
23. 根据权利要求1所述的半导体器件，其特征在于， 还包括第四贯通电极，该第四贯通电极使上述第一 LSI与上述第三LSI电连接，且贯通上述第二LSI,并且不与上述第一存储装置 的输入端子连接，通过上述第四贯通电极来进行上述第一 LSI与上述第三LSI之 间的通信。
24. 根据权利要求1所述的半导体器件，其特征在于， 上述第一贯通电极包括第一电路，其被设置在上述第一 LSI的上表面与下表面之间， 用于当在上述第一 LSI的上表面与下表面之间进行通信时对信号进 行放大；第二电路，其被设置在上述第二 LSI的上表面与下表面之间， 用于当在上述第二 LSI的上表面与下表面之间进行通信时对信号进 行》丈大；以及第三电路，其被设置在上述第三LSI的上表面与下表面之间， 用于当在上述第三LSI的上表面与下表面之间进行通信时对信号进行放大。
全文摘要
本发明提供一种半导体器件。运算LSI与存储器间的传输逐年增加，要求提高它们之间的通信量、削减通信所涉及的功耗。考虑到层叠这些LSI来削减通信距离的方法。但是在运算LSI与存储LSI的简单层叠中，难以确保对增加的热密度的散热特性、用于对层叠封装外部的高速通信的传输路径特性等。在确保LSI的通用性的同时还需要提高层叠的LSI间的通信性能的连接布局。因此，本发明在半导体封装内向层叠LSI外依次层叠外部通信LSI、存储LSI、运算LSI，用贯通电极连接各LSI间。另外，对层叠的存储LSI的贯通电极输入端子连接多个层叠LSI的输出端子，在层叠的存储LSI的贯通电极输出端子上连接层叠的多个LSI的输入端子，由此在层叠的存储LSI的布线上直接连接外部通信LSI和运算LSI这两者。
文档编号H01L25/065GK101626016SQ20091014634
公开日2010年1月13日 申请日期2009年6月24日 优先权日2008年7月10日
发明者佐圆真, 长田健一 申请人:株式会社日立制作所