专利名称：一种sram双位单元布线方法
技术领域：
本发明涉及一种半导体器件布线方法，特别涉及一种SRAM双位单元布线 方法，属于硅半导体器件技术领域。
背景技术：
静态随机存储器(SRAM)是一种只要供电就保持数据的半导体存储器。 SRAM具有低功耗、数据存取速度快且与CMOS逻辑工艺兼容等优点，广泛应 用于各种电子器件中。
基本的SRAM单元由两个交叉耦合的反相器和两个存取晶体管构成。 一个 典型的六晶体管SRAM (6T SRAM)单元电路结构如图1所示。其中，Ml、 M2组成的CMOS反相器与M3、 M4组成的CMOS反相器交叉耦合以锁存一位 二进制数，M5和M6为存取晶体管，在对存储器进行读写操作时完成将存储单 元与外围电路连接或断开的作用。
图2是如图1所示的SRAM单元的多晶硅层(Poly)、有源区层(ACT)、 接触孔区(CT)和金属层1 (Metall)的前端版图。图中，晶体管11 16分别对 应于图1中的晶体管M1 M6。区域1为P阱区，形成4个NMOS晶体管11、 13、 15和16。区域2为N阱区，形成2个PMOS晶体管12和14。晶体管11、 12的Poly栅极互连，晶体管13、 14的Poly栅极互连。晶体管11、 15共用的漏 极与晶体管12的漏极分别通过漏极接触孔112、 122引出到Metall层，通过 Metall布线实现互连并连接到晶体管13、 14的Poly栅极。类似的，晶体管13、 16共用的漏极与晶体管14的漏极分别通过漏极接触孔132、 142引出到Metall 层，通过Metall布线实现互连并连接到晶体管11、 12的Poly棚4及。晶体管11、 13的源极分别通过源极接触孔113、 133下拉到电源Vss。晶体管12、 14的源 极分别通过源极接触孔123、 143上拉到电源Vdd。晶体管15、 16的源极分别 通过源极接触孔153、 163连接到位线BL、 BLb (BL的非)。晶体管15、 16的栅极分别通过栅极接触孔151、 161连接到字线WL。
在现代超大规模集成电路芯片制造中，由于要在单个芯片上放置大量数目 的存储单元，目前业界广泛采用如图3所示的镜面对称结构的构架方式来构架 一个2x2单元(双位单元)，这样就可以像贴瓷砖一样通过横向和纵向简单地 把2x2单元排列起来形成存储器阵列。图4为目前业界采用的一种在如图2所 示的SRAM单元的前端版图上布好金属层2 (Metal2)和金属层3 (Metal3)的 版图，在此布线方式中，字线WL沿水平方向使用Metal2进行布线，位线BL 和BLb以及电源线Vss和Vdd则沿垂直方向^f吏用MetaB进行布线。图5为采用 如图4所示的布线方式构架好的2x2 SRAM单元的版图。在此2x2 SRAM单元 中，前端版图和后端Metal2、 Metal3布线均采用如图3所示的镜面对称结构， 图4所示的SRAM单元版图对应于图5中右上部分区域，相邻的SRAM单元之 间通过使单元沿水平和垂直方向上镜像变换从而共用源/漏/栅接触孔。
在半导体制造工艺中，通常在堆叠的通孔内灌入金属来实现各层金属的互
连。信号布线所在的金属层数越高，所需要的堆叠的通孔数目也就越多，这将 导致寄生电阻和电容的产生。然而在如图5所示的2x2 SRAM单元的版图中， 位线BL和BLb使用较高层的Metal3进行布线，这不仅增大了自身连线上的电 阻，而且增大了与周边布线的耦合电容，降低了 SRAM的工作特性。
发明内容
本发明的目的在于提供一种SRAM双位单元布线方法，以解决现有方法中 BL和BLb使用MetaB进行布线时增大了自身连线上的电阻并增大了与周边布 线的耦合电容的问题。
为解决上述技术问题，本发明提供一种SRAM双位单元布线方法，所述 SRAM双位单元为2x2 SRAM单元，所述SRAM单元包括4个NMOS管和2 个PMOS管，其中，2个NMOS管的源极分别连接到互补的位线BL和BLb， 而栅极都连接到字线WL，另外2个NMOS管的源极下拉到电源线Vss， 2个 PMOS管的源极上拉到电源线Vdd,所述方法包括下列步骤提供对应于所述 SRAM双位单元的具有多晶硅层(Poly)、有源区层(ACT)、接触孔区(CT) 和金属层1 (Metall)的前端版图；在所述前端版图上布金属层2 (Metal2),并在Metal2中沿垂直方向形成所述位线BL和BLb以及电源线Vss和Vdd;在 金属层2上布金属层3 (Metal3 )，并在Metal3中沿水平方向形成所述字线WL。
较佳的，才艮据所述方法形成的SRAM双位单元中，Metal2和Metal3都具有 垂直镜面对称的布线结构。
与现有方法相比，本发明提供的一种SRAM双位单元布线方法，通过位线 BL和BLb以及电源线Vss和Vdd沿垂直方向4吏用Metal2进行布线，字线WL 沿水平方向使用Metal3进行布线，不但减小了位线BL和BLb自身连线上的电 阻，而且也减小了位线BL和BLb与周边布线的耦合电容，从而提高了 SRAM 的工作特性。此外，位线BL和BLb使用Metal2布线还可以使SRAM上方的金 属布线多一层选择。
图l为一个典型的六晶体管SRAM (6TSRAM)单元电路结构图； 图2为如图1所示的SRAM单元的多晶硅层(Poly)、有源区层(ACT)、 接触孔区(CT)和金属层l (Metall)的前端版图； 图3为现有技术的2x2 SRAM单元的构架方式；
图4为一种在如图2所示的SRAM单元的前端版图上布好金属层2( Metal2 ) 和金属层3 (Metal3)的版图5为采用如图4所示的布线方式构架好的2x2 SRAM单元的版图； 图6为本发明的在如图2所示的SRAM单元的前端版图上布好金属层2 (Metal2)和金属层3 (Metal3 )的版图7为本发明的采用如图6所示的布线方式构架好的2x2 SRAM单元的版图。
务沐实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施 方式作进一步的说明。
在背景技术中已经提及，现有的2x2 SRAM单元的版图中，位线BL和BLb 使用较高层的Metal3进行布线，这不仅增大了自身连线上的电阻，而且增大了与周边布线的耦合电容，降低了 SRAM的工作特性。
本发明的核心思想在于，位线BL和BLb使用较低层的Metal2进行布线， 而字线WL则使用Metal3进行布线，从而大大地减小位线BL和BLb的寄生电 阻和电容，提高SRAM的工作特性。
图6为本发明的在如图2所示的SRAM单元的前端版图上布好金属层2 (Metal2 )和金属层3 (Metal3 )的版图。Metal2和Metal3主要用来布线引出电 源线Vss和Vdd、位线BL和BLb以及字线WL。图6中，晶体管Ml的源极通 过源极接触孔113连接到Metall层，然后再通过位于Metall层和Metal2层之 间的通孔213连接到Metal2层的按垂直方向布线的电源线Vss。晶体管M3的 源极也采用类似的方法连接到电源线Vss,图6中没有画出来，但是可以在图7 中看到。晶体管M2和M4的源极分别通过源招 接触孔123和143连接到Metall 层，然后再分别通过位于Metall层和Metal2层之间的处于同一垂直线上的通孔 223和243 —起连接到Metal2层的按垂直方向布线的电源线Vdd。晶体管M5 的源极通过源极接触孔153连接到Metall层，然后再通过位于Metall层和Metal2 层之间的通孔253连接到Metal2层的按垂直方向布线的位线BL。类似的，晶体 管M6的源极通过源极接触孔163连接到Metall层，然后再通过位于Metall层 和Metal2层之间的通孔263连接到Metal2层的按垂直方向布线的位线BLb。至 此，Metal2层上的电源线Vss和Vdd以及位线BL和BLb已全部布好，接下来 布Metal3层上的字线WL。从图6中可以看出，晶体管M5和M6的栅极分别通 过栅极接触孔151和161连接到Metall层，然后再分别通过位于Metall层和 Metal2层之间的两个通孔连接到Metal2层，最后分别通过位于Metal2层和 Metal3层之间的处于同一水平线上的通孔351和361 —起连接到Metal3层的按 水平方向布线的字线WL。其中，Metall层和Metal2层之间的所述两个通孔分 别位于通孔351和361的正下方，所以在图中被通孔351和361遮挡住无法标 出。
图7为本发明的采用如图6所示的布线方式构架好的2x2 SRAM单元的版 图。在此2x2 SRAM单元中，前端版图仍采用如图3所示的镜面对称结构，但 后端Metal2、 MetaB布线则是非对称结构，较佳的，都为垂直镜面对称结构。 图7中包括4个SRAM单元21 24。图6所示的SRAM单元版图对应于图7中的21。 21与22共用晶体管M6的栅极及相应的接触孔与通孔，且21与22各自 的晶体管M3的源极分别通过不同的源极接触孔连接到Metall层实现互连，然 后再通过共用一个位于Metall层和Metal2层之间的通孔233连接到Metal2层 的按垂直方向布线的电源线Vss。由于这种共用，每个单元的接触孔电容因此减 少到实际值的一半，存储器单元的面积也得到减少。类似的，23与24共用晶体 管M6的栅极及相应的接触孔与通孑L，且23与24各自的晶体管M3的源极分别 通过不同的源极接触孔连接到Metall层实现互连，然后再通过共用一个位于 Metall层和Metal2层之间的通孔233连接到Metal2层的按垂直方向布线的电源 线Vss。 21与23垂直镜面对称，共用晶体管M5的源极及相应的接触孔与通孑L， 晶体管M4的源极及相应的接触孔与通孔，晶体管M3的源极及相应的接触孔。 22与24垂直镜面对称，共用晶体管M3的源极及相应的接触孔与通孔233,晶 体管M4的源极及相应的接触孔与通孔，晶体管M5的源极及相应的接触孔与通 孔。由此可见，位线BL和BLb沿垂直方向使用较低层的Metal2进行布线，比 使用较高层的Metal3布线需要的堆叠的通孔数目更少，不但会减小自身连线上 的电阻，而且也会减小与周边布线的耦合电容，从而提高SRAM的工作特性。
此外，位线BL和BLb使用较低层的Metal2进行布线，使SRAM上方的金 属布线还可以布在Metal3层上，从而多了 一层选择。
综上所述，本发明所提供的一种SRAM双位单元布线方法，通过位线BL 和BLb以及电源线Vss和Vdd沿垂直方向使用Metal2进行布线，字线WL沿水 平方向使用MetaB进行布线，不但减小了位线BL和BLb自身连线上的电阻， 而且也减小了位线BL和BLb与周边布线的耦合电容，从而提高了 SRAM的工 作特性。此外，位线BL和BLb使用Metal2布线还可以使SRAM上方的金属布 线多一层选择。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发 明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1、一种SRAM双位单元布线方法，所述SRAM双位单元为2x2SRAM单元，所述SRAM单元包括4个NMOS管和2个PMOS管，其中，2个NMOS管的源极分别连接到互补的位线BL和BLb，而栅极都连接到字线WL，另外2个NMOS管的源极下拉到电源线Vss，2个PMOS管的源极上拉到电源线Vdd，其特征在于，所述方法包括下列步骤提供对应于所述SRAM双位单元的具有多晶硅层、有源区层、接触孔区和金属层1的前端版图；在所述前端版图上布金属层2，并在金属层2中沿垂直方向形成所述位线BL和BLb以及电源线Vss和Vdd；在金属层2上布金属层3，并在金属层3中沿水平方向形成所述字线WL。
2、 如权利要求1所述的方法，其特征在于，根据所述方法形成的SRAM双 位单元中，金属层2和金属层3都具有垂直镜面对称的布线结构。
全文摘要
本发明揭露了一种SRAM双位单元布线方法，通过位线BL和BLb以及电源线Vss和Vdd沿垂直方向使用Metal2进行布线，字线WL沿水平方向使用Metal3进行布线，不但减小了位线BL和BLb自身连线上的电阻，而且也减小了位线BL和BLb与周边布线的耦合电容，从而提高了SRAM的工作特性。此外，位线BL和BLb使用Metal2布线还可以使SRAM上方的金属布线多一层选择。
文档编号H01L21/8244GK101599460SQ20091005324
公开日2009年12月9日 申请日期2009年6月17日 优先权日2009年6月17日
发明者孔蔚然, 剑 胡 申请人:上海宏力半导体制造有限公司