专利名称：形成沟槽及双镶嵌结构的方法
技术领域：
本发明涉及半导体制作技术领域，尤其涉及形成沟槽及双镶嵌结构的方法。
背景技术：
近年来，随着半导体集成电路制造技术的发展，集成电路中所含元件的数量不断 增加，元件的尺寸也因集成度的提升而不断地缩小，线的宽度也越来越窄，因此对于良好线 路连接的需求也越来越大。其中，双镶嵌制程便被广泛地应用在半导体制作过程中而提升 线路连接的可靠度。现有形成双镶嵌结构的沟槽工艺如下半导体集成电路通常包含有源区和位于有 源区之间的隔离区，器件通常是在有源区中形成。在衬底表面的某些有源区域用于数据的 存储，这里称之为器件密集区(存储单元区)；而某些有源区域用于周边控制电路，这里称 之为器件非密集区(周边电路区)。通常在器件密集区和器件非密集区的有源区之间都形 成沟槽隔离结构以起到有源区之间的绝缘和隔离作用。如图1所示，现有形成双镶嵌结构 的沟槽工艺如下步骤S1，提供表面依次形成有氮碳化硅层、碳氧化硅层、正硅酸乙酯层、 抗反射层、低温氧化层及光刻胶层的半导体衬底，其中半导体衬底的表面区域分别对应器 件非密集区和器件密集区；步骤S2，对光刻胶层进行曝光显影工艺，定义出沟槽图形；步骤 S3，将带有各膜层的半导体衬底置于刻蚀装置中；步骤S4，在压强为500毫托(1托=133 帕)时，向刻蚀装置中通入流量为380sCCm(标准状态毫升/分)的CF4，以光刻胶层为掩 膜，沿沟槽图形刻蚀低温氧化层、抗反射层、正硅酸乙酯和碳氧化硅层，形成沟槽，其中刻蚀 过程中加功率为1500W的高频波(高频波频率13. 6MHz)，自偏压为150V，刻蚀时间为48s。现有制作浅沟槽隔离结构的过程中，由于存储单元区是器件密集区，外围电路区 是有源器件非密集区，器件非密集区的双镶嵌结构中沟槽的宽度大于器件密集区。并且通 常在器件密集区的气体刻蚀速率快，而在器件非密集区气体刻蚀速率慢。因此会造成在器 件非密集区对沟槽刻蚀完全的话，在器件密集区会造成过刻蚀，在后续向沟槽内填充导电 物质后，可能在器件密集区产生漏电流，进而影响半导体器件的质量。
发明内容
本发明解决的问题是提供一种形成沟槽及双镶嵌结构的方法，防止半导体器件上 产生缺陷。为解决上述问题，本发明提供一种形成沟槽的方法，包括下列步骤提供依次形成 有氮碳化硅层、碳氧化硅层、正硅酸乙酯层、抗反射层低温氧化层及图案化光刻胶层的半导 体衬底，所述半导体衬底分为器件密集区和器件非密集区；以图案化光刻胶层为掩膜，采用 第一刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层；继续以案化 光刻胶层为掩膜采用第二刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳 氧化硅层，形成器件密集区和器件非密集区深度一致的沟槽。本发明还提供一种双镶嵌结构的方法，其特征在于，包括下列步骤提供依次形成有金属层、氮碳化硅层、碳氧化硅层、正硅酸乙酯层有半导体衬底，所述半导体衬底分为器 件密集区和器件非密集区；刻蚀正硅酸乙酯、碳氧化硅层至露出氮碳化硅层，形成接触孔； 在接触孔内以及正硅酸乙酯层上依次形成抗反射层和低温氧化层；采用第一刻蚀条件依次 刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层；采用第二刻蚀条件依次刻蚀低 温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层，形成器件密集区和器件非密集区深度 一致的沟槽；刻蚀接触孔内的氮碳化硅层至露出金属层，形成双镶嵌结构。与现有技术相比，本发明具有以下优点采用第一刻蚀条件依次刻蚀低温氧化硅 层、抗反射层、正硅酸乙酯层和碳氧化硅层，刻蚀气体会使芯片的器件密集区(存储单元 区)的刻蚀速率大于器件非密集区(周边电路区)，造成器件密集区的沟槽深度大于器件非 密集区的沟槽深度。而采用第二刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层 和碳氧化硅层，第二刻蚀条件的刻蚀气体对器件密集区(存储单元区)的刻蚀速率小于器 件非密集区(周边电路区)，从而使器件密集区的沟槽深度与器件非密集区的沟槽深度达 到一致，有效改善由于过刻蚀造成漏电流情况以及刻蚀不完全造成的器件失效情况，进而 提高了半导体器件的质量。
图1是本发明形成沟槽的具体实施工艺流程图；图2至图4是本发明形成沟槽的实施例示意图；图5是本发明形成双镶嵌结构的具体实施工艺流程图；图6至图10是本发明形成双镶嵌结构的实施例示意图。
具体实施例方式本发明形成沟槽的具体实施工艺如下如图1所示，执行步骤S101，提供依次形成 有氮碳化硅层、碳氧化硅层、正硅酸乙酯层、抗反射层低温氧化层及图案化光刻胶层的半导 体衬底，所述半导体衬底分为器件密集区和器件非密集区；执行步骤S102，以图案化光刻 胶层为掩膜，采用第一刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化 硅层；执行步骤S103，继续以案化光刻胶层为掩膜采用第二刻蚀条件依次刻蚀低温氧化硅 层、抗反射层、正硅酸乙酯层和碳氧化硅层，形成器件密集区和器件非密集区深度一致的沟 槽。下面结合附图对形成沟槽的实施工艺进行详细描述。如图2所示，首先，提供半导体衬底200，所述半导体衬底200是硅、绝缘体上硅等， 半导体衬底200分为器件密集区I和器件非密集区II ；在半导体衬底200上形成厚度为 600埃 800埃的氮碳化硅层202，所述形成氮碳化硅层202的方法可以是等离子增强化学 气相沉积法等；用用等离子增强化学气相沉积法在氮碳化硅层202上形成厚度为3700埃 4300埃的碳氧化硅层204 ；接着，用用等离子增强化学气相沉积法在碳氧化硅层204上形成 厚度为1000埃 1400埃的正硅酸乙酯层206 ；用旋涂法在正硅酸乙酯层206上依次形成厚 度为3400埃 4000埃的抗反射层208 ；用化学气相沉积法在抗反射层208上形成厚度为 1000埃 1400埃的低温氧化层210，所述低温指温度为180°C 220°C ；用旋涂法在低温氧 化层210上形成光刻胶层212，所述光刻胶层212的材料为氟化氩，厚度为1800埃 2200埃；经过曝光、显影工艺，在器件密集区I和器件非密集区II的光刻胶层212上形成沟槽图 形。作为一个本实施例的优选方案，形成的氮碳化硅层202厚度为700埃，碳氧化硅层 204的厚度为3950埃，正硅酸乙酯层206的厚度为1200埃，抗反射层208的厚度为3600 埃，低温氧化层210的厚度为1200埃，光刻胶层212的厚度为2000埃。如图3所示，将带有各膜层的半导体衬底200置于刻蚀装置中，将压强设定为45 毫托 55毫托，向刻蚀装置中通入流量为380sccm 420sccm的CF4，在高频波为13. 6MHz 时功率为1400W 1600W，加自偏压为120V 170V，使CF4电离成等离子体；然后以光刻胶 层为掩膜，沿沟槽图形刻蚀低温氧化层210、抗反射层208、正硅酸乙酯层206和碳氧化硅层 204，通入CF4的时间为30秒 40秒，在器件密集区I形成的第一沟槽213a的宽度比器件 非密集区II形成的第二沟槽213b小，刻蚀气体CF4会使芯片的器件密集区的刻蚀速率大于 器件非密集区，造成器件密集区的第一沟槽213a深度大于器件非密集区的第二沟槽213b 深度。作为一个优选方式，将压强设定为50毫托，向刻蚀装置中通入流量为380sCCm的 CF4，在高频波功率为1500W(频率为13. 6MHz)时，加自偏压150V，使CF4电离成等离子体； 然后以光刻胶层为掩膜，沿沟槽图形刻蚀低温氧化层210、抗反射层208、正硅酸乙酯层206 和碳氧化硅层204，刻蚀时间为35秒。另一个优选方式，将压强设定为50毫托，向刻蚀装置中通入流量为380sCCm的 CF4，在高频波功率为1500W(频率为2MHz)时，加自偏压100V，使CF4电离成等离子体；然后 以光刻胶层为掩膜，沿沟槽图形刻蚀低温氧化层210、抗反射层208、正硅酸乙酯层206和碳 氧化硅层204，刻蚀时间为35秒。如图4所示，将压强设定为80毫托 120毫托，向刻蚀装置中通入流量为 80sccm 120sccm 的 CF4、180sccm 220sccm 的 Ar 和流量为 50sccm 70sccm 的 N2 的混 合气体，在高频波频率为13. 6MHz时加自偏压300V，使混合气体电离成等离子体；然后以光 刻胶层为掩膜，沿沟槽图形刻蚀低温氧化层210、抗反射层208、正硅酸乙酯层206和碳氧化 硅层204，形成第三沟槽214a和第四沟槽214b，其中刻蚀时间为30s 40s ；在刻蚀过程中 压强设为80毫托 120毫托。作为一个优选方式，将压强设定为100毫托，向刻蚀装置中通入流量为lOOsccm的 CF4、200sccm的Ar和流量为60sccm的N2的混合气体，在高频波频率为13. 6MHz时加自偏 压300V，使混合气体电离成等离子体；然后以光刻胶层为掩膜，沿沟槽图形刻蚀低温氧化 层210、抗反射层208、正硅酸乙酯层206和碳氧化硅层204，形成第三沟槽214a和第四沟槽 214b，其中刻蚀时间为35s。图5是本发明形成双镶嵌结构的具体实施工艺流程图。如图5所示，执行步骤 S201，提供依次形成有金属层、氮碳化硅层、碳氧化硅层、正硅酸乙酯层有半导体衬底，所述 半导体衬底分为器件密集区和器件非密集区；执行步骤S202，刻蚀正硅酸乙酯、碳氧化硅 层至露出氮碳化硅层，形成接触孔；执行步骤S203，在接触孔内以及正硅酸乙酯层上依次 形成抗反射层和低温氧化层；执行步骤S204，采用第一刻蚀条件依次刻蚀低温氧化硅层、 抗反射层、正硅酸乙酯层和碳氧化硅层；执行步骤S205，采用第二刻蚀条件依次刻蚀低温 氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层，形成器件密集区和器件非密集区深度一致的沟槽；执行步骤S206，刻蚀接触孔内的氮碳化硅层至露出金属层，形成双镶嵌结构。图6至图14是本发明形成双镶嵌结构的实施例示意图。如图8所示，提供半导体 衬底300，所述半导体衬底内含有半导体器件，半导体衬底300分为器件密集区I和器件非 密集区II ；在半导体衬底300上形成金属层302，所述金属层302的材料可以是铝或铜；在 金属层302上形成氮碳化硅层304，所述氮碳化硅层304的厚度为600埃 800埃，优选700 埃；然后用化学气相沉积法在氮碳化硅层304上形成碳氧化硅层306，碳氧化硅层306的厚 度为3700埃 4300埃，优选3950埃。所述氮碳化硅层304可防止半导体衬底300上的金属层302扩散到碳氧化硅层 306中，亦可作为刻蚀停止层，防止后续刻蚀过程中半导体衬底300上的金属层302被刻蚀。继续参考图6，在碳氧化硅层306上形成厚度为1000埃 1400埃的正硅酸乙酯 层308 ；随后，在正硅酸乙酯层308上形成第一光刻胶层310，经过曝光显影工艺在第一光刻 胶层310上形成第一开口，第一开口位置对应后续需要形成双镶嵌结构中接触孔的位置； 以第一光刻胶层310为掩膜，沿第一开口用干法刻蚀法刻蚀正硅酸乙酯层308、碳氧化硅层 306直至暴露出氮碳化硅层304，在器件密集区I形成第一接触孔312a，在器件非密集区II 形成第二接触孔312b。如图7所示，去除第一光刻胶层后，用化学气相沉积法或旋涂法在正硅酸乙酯层 308上形成依次形成抗反射层314，且将抗反射层314填充满第一接触孔312a和第二接触 孔312b。然后，用化学气相沉积法在抗反射层314上形成低温氧化硅层316 ；用旋涂法在低 温氧化硅层316上形成第二光刻胶层318 ；经过曝光显影工艺在第二光刻胶层318上形成 第二开口，第二开口位置对应后续需要形成双镶嵌结构中沟槽的位置，第二开口的宽度大 于第一接触孔312a和第二接触孔312b的宽度。如图8所示，接着，将带有各膜层的半导体衬底300放入刻蚀装置中，并将压强设 定为50毫托，向刻蚀装置中通入流量为380sCCm的CF4，在高频波功率为1500W(频率为 13. 6MHz)时，加自偏压150V，使CF4电离成等离子体；沿第二开口依次刻蚀低温氧化硅层 316、抗反射层314、正硅酸乙酯层308和碳氧化硅层306，形成第一沟槽320a和第二沟槽 320b，刻蚀时间为35秒；所述第一沟槽320a与第一接触孔312a对应并连通，第二沟槽320b 与第二接触孔312b对应并连通。具体形成第一沟槽320a和第二沟槽320b的工艺在上述 图2至图4是有关沟槽形成中有详细描述，在此不再赘述。如图9所示，然后，将刻蚀装置的压强设定为100毫托，向刻蚀装置中通入流量为 lOOsccm的CF4、200sccm的Ar和流量为60sccm的N2的混合气体，在高频波频率为13. 6MHz 时加自偏压300V，使混合气体电离成等离子体；继续以第二光刻胶层318为掩膜，沿第二开 口依次刻蚀低温氧化硅层316、抗反射层314、正硅酸乙酯层308和碳氧化硅层306，形成第 三沟槽322a和第二沟槽322b，刻蚀时间为35秒；所述第三沟槽322a与第一接触孔312a对 应并连通，第四沟槽322b与第二接触孔312b对应并连通。具体形成第三沟槽322a和第四 沟槽322b的工艺在上述图2至图4是有关沟槽形成中有详细描述，在此不再赘述。如图10所示，在刻蚀形成沟槽320后，由于刻蚀工艺的限制，接触孔312内还会 残留部分抗反射层。用灰化法去除第二光刻胶层318和残留于接触孔312内的抗反射层； 然后，再用湿法刻蚀去除残留的第二光刻胶层318 ；接着，用干法刻蚀法沿接触孔312刻蚀 氮碳化硅层304至露出金属层302，形成由第一接触孔312a和第三沟槽322a，第二接触孔312b和第四沟槽322b构成的双镶嵌结构。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技 术人员在不脱离本发明的精神和范围内，都可以做出可能的变动修改，因此本发明的保护 范围应当以本发明权利要求所界定的范围为准。
权利要求
一种形成沟槽的方法，其特征在于，包括下列步骤提供依次形成有氮碳化硅层、碳氧化硅层、正硅酸乙酯层、抗反射层低温氧化层及图案化光刻胶层的半导体衬底，所述半导体衬底分为器件密集区和器件非密集区；以图案化光刻胶层为掩膜，采用第一刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层；继续以案化光刻胶层为掩膜采用第二刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层，形成器件密集区和器件非密集区深度一致的沟槽。
2.根据权利要求1所述形成沟槽的方法，其特征在于，所述第一刻蚀条件采用的气体 为 CF4。
3.根据权利要求2所述形成沟槽的方法，其特征在于，所述第一刻蚀条件中CF4的流 量为380sccm 420sccm，所需压强为45毫托 55毫托，在高频波为13. 6MHz时功率为 1400W 1600W，自偏压为120V 170V，通入CF4的时间为30秒 40秒。
4.根据权利要求2所述形成沟槽的方法，其特征在于，所述第一刻蚀条件中CF4的流量 为380sccm 420sccm，所需压强为45毫托 55毫托，在高频波为2MHz时功率为1400W 1600W,自偏压为80V 120V，通入CF4的时间为30秒 40秒。
5.根据权利要求1所述形成沟槽的方法，其特征在于，所述第二刻蚀条件采用的气体 为CF4、Ar和队的混合气体。
6.根据权利要求5所述形成沟槽的方法，其特征在于，所述第1刻蚀条件中CF4的流量 为 80sccm 120sccm，Ar 的流量为 180sccm 220sccm，N2 的流量为 50sccm 70sccm，所 需压强为80毫托 120毫托，在高频波为13. 6MHz时自偏压为250V 350V，通入混合气体 的时间为30秒 40秒。
7.一种形成双镶嵌结构的方法，其特征在于，包括下列步骤提供依次形成有金属层、氮碳化硅层、碳氧化硅层、正硅酸乙酯层有半导体衬底，所述 半导体衬底分为器件密集区和器件非密集区；刻蚀正硅酸乙酯、碳氧化硅层至露出氮碳化硅层，形成接触孔； 在接触孔内以及正硅酸乙酯层上依次形成抗反射层和低温氧化层； 采用第一刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层； 采用第二刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层，形 成器件密集区和器件非密集区深度一致的沟槽；刻蚀接触孔内的氮碳化硅层至露出金属层，形成双镶嵌结构。
全文摘要
本发明提出一种形成沟槽及双镶嵌结构的方法。其中形成沟槽的方法，包括下列步骤提供依次形成有氮碳化硅层、碳氧化硅层、正硅酸乙酯层、抗反射层低温氧化层及图案化光刻胶层的半导体衬底，所述半导体衬底分为器件密集区和器件非密集区；以图案化光刻胶层为掩膜，采用第一刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层；继续以案化光刻胶层为掩膜采用第二刻蚀条件依次刻蚀低温氧化硅层、抗反射层、正硅酸乙酯层和碳氧化硅层，形成器件密集区和器件非密集区深度一致的沟槽。本发明使器件密集区的沟槽深度与器件非密集区的沟槽深度达到一致，有效改善漏电流情况以及器件失效情况，进而提高了半导体器件的质量。
文档编号H01L21/768GK101866845SQ20091004928
公开日2010年10月20日 申请日期2009年4月14日 优先权日2009年4月14日
发明者周鸣, 尹晓明 申请人:中芯国际集成电路制造(上海)有限公司