半导体集成电路以及开关布置和布线方法

专利名称：半导体集成电路以及开关布置和布线方法
技术领域：
本发明涉及一种具有开关单元的半导体集成电路以及一种开关布置和 布线方法，该开关单元控制向电路块内的电路单元供电的电源通路的导通和 关断。
背景技术：
MTCMOS (多阈值互补金属氧化物半导体)技术是熟知的通过开关控 制对电路的电源的关断以及解除关断的技术。
通常，为了避免伴随电源电压降低或元件小型化所导致的信号延迟，需 要降低逻辑电路等中作为设计值的晶体管的阈值电压。当逻辑电路等中的晶 体管的阈值电压低时，会产生高的泄漏电流。MTCMOS技术通过设计来比 逻辑电路等中的晶体管具有更高的阈值电压的晶体管(电源开关)来关断逻 辑电路等的泄漏电流通路，对于停止状态的电路防止了不必要的功耗。
在MTCMOS技术应用到电路块时，在电路块内提供称作虚拟VDD线 和称作虚拟GND线的内部电压线。通过用于电源关断和解除关断的电源开 关，内部电压线连接到全局实电源线(实VDD线)和实参考电压线(实VSS 线)以建立电路块外部的块之间的连接。
电源开关提供在三种位置，即反复启动和停止的功能电路和实VDD线 之间的位置、功能电路和实VSS线之间的位置、以及同时在该两个位置。 通常，PMOS晶体管用作VDD侧的开关，而NMOS晶体管用作VSS线侧 的开关。
在MTCMOS应用块中，功能电路的启动和停止受MTCMOS未应用块 内的电路的控制，在半导体集成电路启动后该MTCMOS未应用块一直设定 在运行状态并提供有来自实VDD线和实VSS线的电源。可选地，可以采用 这样的构造控制MTCMOS应用块中的功能电路的启动和停止的控制信号 可以从半导体集成电路的外部端子输入。
电源开关可以通过MTCMOS应用块内的单元来实现。更具体地，在MTCMOS应用块内，可以为反相器(inverter )、 NAND电i 各、NOR电^各等 每个逻辑电路单元提供一个或多个电源开关，或者提供在由少数逻辑电路实 现的功能电路单元内，并可以提供没有逻辑电路或功能电路的专用电源开关 单元。MTCMOS应用块内的开关布置以下将被称作"内部开关(SW)布置"， 而采用该布置的半导体集成电路以下将被称作"内部SW布置型IC"。
与内部SW布置型IC相反，已知一种半导体集成电路，在该半导体集 成电路中电源开关围绕作为电源控制目标的电路块布置(例如，见日本特开 2003-289245和日本特开2003-158189 (以下称作专利文献1 ))。该类型的开 关布置以下将被称作"外部SW布置"，而采用该布置的半导体集成电^各以 下将被称作"外部SW布置型IC"。
外部SW布置使得能够不依赖用于MTCMOS应用区(逻辑单元区)的 布局策略而自由确定用于"MTCMOS开关块，，的布局策略。当定制整体 MTCMOS开关块时，可以实现面积方面有利的布局。这样，"MTCMOS开 关块"适合于用作具有通用电路(例如，存储器、CPU等)的电路块的外部 开关，该通用电路作为电路块的部分或全部，被称作所谓的"宏"。

发明内容
另 一方面，外部SW布置要求根据MTCMOS开关块的位置来单独设计 开关单元。外部SW布置具有另一个缺点，不容易应对开关单元尺寸的改变 或者开关系统或开关多控制(switch multi-control)的数目的改变。
例如，以上专利文献1 ^^开了^:置在电路块的四个边或三个边的电源开 关的图形。然而，在设计该图形时，具有所需栅极宽度(在与晶体管的沟道
或四个边中的每一个上，并单独连接到外围布线。这时，独立设置并布线每 个电源开关。这样，通过专利文献l中公开的开关单元的布局，对于电源开 关的设计就需要较多的时间和成本，并且不容易改变设计。
以上是MTCMOS开关特有的问题。然而，通常的晶体管也有如下的缺 点，当改变晶体管设置的位置时，在该位置连接到晶体管的布线和其他元件 变得不同，并且每次改变晶体管设置的位置时，都需要改变要连接到晶体管 的布线层。另外，当重新进行晶体管本身的设计时，设计耗费时间和成本， 除非图形容易设计。
6希望提供一种具有开关单元的半导体集成电路以及布置并布线该开关 的方法，该开关单元的构造使得能够在短时间内容易地在电路块外围的四个 边上进行(电源)开关的布置和布线。
还希望提供一种半导体集成电路，包括晶体管，晶体管的图形提供根据 晶体管设置的位置的高的布线使用自由度。
根据本发明实施例的半导体集成电路包括电路块和多个开关单元。
具有在该电路块内，该电路块具有第一电源线、内部电压线以及连接在 第 一 电源线和内部电压线之间的电^各单元，该第 一 电源线施加有电源电压和 参考电压之一。
多个开关单元每个包括都电连接到内部电压线的两条电压单元线、都电 连接到第二电源线的两条电源单元线、电连接到开关控制线的控制单元线、 以及电连接在内部电压线和第二电源线之间的晶体管，并且该第二电源线施 加有电源电压和参考电压中的另 一个。
在该半导体集成电路中，开关单元布置在电路块的外围的所有四个边 上。在多个开关单元的每个中，控制单元线经过单元中心，并在一个方向上 设置，两条电压单元线布置为平行于控制单元线并在距离控制单元线相等的 位置处以控制单元线插在两条电压单元线之间而彼此平行，并且两条电源单 元线布置为平行于控制单元线并在距离控制单元线相等的位置处以控制单 元线插在两条电源单元线之间而彼此平行。
本发明中的半导体集成电路优选包括多个单位晶体管，其中多个单位晶 体管彼此平行地连接在电压单元线和电源单元线之间，多个单位晶体管的各
个控制节点通过设置在X方向上的控制单元线而彼此连接，并且多个单位晶 体管形成关于经过控制单元线的图形中心的X方向及正交于X方向的Y方 向都轴对称的图形。
根据本发明实施例的开关布置和布线方法是一种布置并布线设置在电 路块之外的多个开关的方法，在电路块中，布置了内部电压线以及施加有电 源电压和参考电压之一的第一电源线，并且电路单元连接在第一电源线和内 部电压线之间。本布置方法包括以下步骤。
(1 )形成开关单元的步骤设置晶体管，布置每条电连接到内部电压 线的两条电压单元线、每条电连接到施加有电源电压和参考电压中的另一个 的第二电源线的两条电源单元线、以及电连接到关于经过单元中心的X轴和Y轴都轴对称的开关控制线的控制单元线中的每一条，并将该两条电压单元 线、两条电源单元线和控制单元线中的每一条都连接到晶体管。
(2) 形成开关块的步骤以矩阵形式布置形成的开关单元并将预定的 开关单元连接到多条开关控制线的每一条。
(3) 形成反转开关块的步骤在平行于X轴和Y轴之一的线上将在开 关块上产生的数据镜像反转，或者在单元中心将开关块上产生的数据旋转 180度(反转180度)。
(4) 在已经设置的开关块和反转开关块之间连接多条开关控制线和第 二电源线，并将电压单元线连接到电路块的内部电压线的步骤。
以上构造产生以下效果。
在多个开关单元的每一个中，两条电压单元线、两条电源单元线和控制 单元线在经过单元中心的控制单元线的两侧对称布置。因此，当开关单元图 形被镜像反转时，镜像反转之后的图形关于单元线与初始图形相同。即使开 关单元的上和下或者左和右被颠倒(旋转180度)，初始图形关于单元线也 保持相同。
通常，在通过基于计算机CAD辅助装置进行的半导体集成电路的图形 设计中，图形数据通过选择图形并给出指令的简单搡作而被镜像反转或旋转 180度。
因此，例如，当其中开关单元以矩阵形式布置的开关块设计以形成连接 到预定数目的开关单元的多条开关控制线时，要设置在电路块相反侧的另一
单元中心将设计的开关块旋转180 (将设计的开关块反转180度)来生成。 因此，即使由于空间原因开关控制线不能关于开关块的中心对称布置时，也 易于产生其开关控制线具有距电路块相同的距离的开关块。
在设计上述开关块中，当在相同侧已经进行了其基本设计的开关块上具 有数据时，通过复制已经进行了其基本设计的开关块上的数据以在要设置在 相同侧的另 一开关块上生成数据就足够了 。
在所需数目的开关块根据以上程序设计并布置在电路块的外围的所有 四个边上之后，开关单元在这些开关块之间通过第二电源线和开关控制线彼 此连接。在此情况中，第二电源线是在开关单元之间的要电连接到两条电源 单元线的布线，并且开关控制线是在开关单元之间的要电连接到控制单元线的布线。第二电源线和开关控制线都例如通过使用较高层的布线层来形成。 另外，电压单元线连接到电路块的内部电压线。
附带提及，在本发明中，开关单元的晶体管可以是任何的导电类型(P
型和N型)。
通常，当电源电压(固定的正电压)施加到第二电源线时，P型的例如 PMOS晶体管被用于电源电压的开关。相反，当参考电压(用作电源电压或 信号电势，例如GND电压的参考的电压)施加到第二电源线时，N型的例 如NMOS晶体管被用于参考电压的开关。
当P型晶体管和N型晶体管都被使用时，P型晶体管和N型晶体管被 设计成独立的单元并使用从而被成对地同时控制，或者CMOS构造等的开 关单元设计为在相同的单元内以混合的方式包括PMOS和NMOS。在将P 型开关单元和N型开关单元彼此分离以及CMOS构造等的开关单元的任一 种情况中，上述的晶体管图形以及各种单元线都关于经过单元中心的X轴和 Y轴轴对称地形成。
根据本发明实施例的半导体集成电路是包括晶体管的半导体集成电路， 该半导体集成电路具有连接到上层中的开关控制线的第一布线、两条第二布 线、两条第三布线以及多个单位晶体管。
两条第二布线，布置为平行于第一布线并在距离第一布线相等的位置处 以第一布线插在两条第二布线之间而彼此平行。
两条第三布线，布置为平行于第一布线并在距离第一布线相等的位置处 以第 一布线插在两条第三布线之间而彼此平行。
多个单位晶体管包括形成在与第 一布线的布线方向正交的方向的 一侧 和另一侧的相等数目的单位晶体管，在一侧的单位晶体管在第二布线和第三 布线之间彼此平行连接，在另一侧的单位晶体管在第二布线和第三布线之间 彼此平行连接，并且多个单位晶体管的各个控制节点通过第一布线而彼此连 接。
所有的第一布线、第二布线、第三布线以及多个单位晶体管都形成关于 在布线方向的第一轴和经过第一布线的图形中心并正交于第一轴的第二轴 都轴对称的图形，并且第一轴经过第一布线的图形中心。
该构造产生以下效果。
正如在设计上述开关块的情况中，可以仅通过进行镜像反转或180度旋
9转来设计包括晶体管外围图形的、对外围具有良好连接性的图形。
另外，晶体管的整个图形具有双轴对称，关于第一轴和第二轴中每一个 都轴对称。这样，例如，通过仅设计电源关断目标电路块的四分之一区并在
设计之后将图形数据镜像反转或将图形数据旋转180度，就可以完成其他三
个四分之一 区的数据产生。
根据本发明，利用开关单元布线的对称性，即使进行镜像反转或180度 旋转也能获得相同的布线图形，因此可以在短时间内容易地布置并布线要布 置在电路块外围的四边上的开关。
从而可以提供具有易于布置并布线的开关单元的半导体装置，以及布置 并布线开关的方法。
另外，当晶体管具有双轴对称图形时，晶体管本身的设计也可以在短时
间内有岁文进4亍。


图1是示出根据本发明的实施例的半导体集成电路的整体构造的图示； 图2是根据该实施例的电源关断目标电路块的内部构造的图示；
例的示意性布局图4是根据该实施例的开关块构造的示意图5是根据该实施例的开关单元的示意性布局图6是#^居该实施例的另 一开关单元的示意性布局图7是示出根据第二实施例的轨道布置的图示；
图8是示出第二实施例中用于电路块和电路块外围的开关块的开关控制 线的布线的图示；
图9是示出根据第一实施例的没有环状轨道线的构造的框图，该框图用 在第二实施例的描述中；
图IOA和10B涉及第二实施例，图IOA是上开关块构造的图示，图10B 是下开关块构造的图示；
图IIA和11B涉及第二实施例，图IIA是左开关块构造的图示，图11B 是右开关块构造的图示；
图12是示出根据该实施例的多层布线结构中的标为1M到7M的各层布
10线层的使用条件的图示；
图13是示出第二实施例中开关块的适当布置的图示；以及
图14是根据第三实施例的电路块的标准单元布置区的基本布置的示意
具体实施例方式
以下将会参考附图来描述本发明的优选实施例。 <第一实施例>
图1示出根据本发明实施例的半导体集成电路的整体构造。
在图1中，分别布置多个输入输出单元40以形成沿矩形半导体芯片的 四个边的列，在该矩形半导体芯片上形成有半导体集成电路。
大量的电路块布置在用于电路布置的芯片区中，该区的全部四个边都卑皮 图1所示的输入输出单元40围绕。在图l所示的实例中，被称作"加电区，， 的半导体集成电路的基本构造，例如包括CPU、寄存器、存储器、电源电路 等的加电电路块32设置在该芯片区中。该加电电路块32对应于未应用 MTCMOS技术的电路块。在半导体集成电路启动之后，加电电路块32运行 并一直提供有电源电压VDD和参考电压VSS。
在用于电路布置的芯片区中进一步布置大量的称作"宏"的电路块，在
以使用的通用电路。这些"宏"可以委托外部设计，并可以作为IP(知识产 权)从其他公司采购。
作为"宏，，的电路块可以粗略地分成称作"加电宏"的未应用电路块33 以及称作"电源关断宏，，的电源关断目标电路块l，其中对于未应用电路块 33未应用MTCMOS技术，并且未应用电路块33在半导体集成电路启动之 后运行且始终供应有电源电压VDD和参考电压VSS,如加电电路块32;对 于电源关断目标电路块1应用MTCMOS技术，并且对于其的电源根据需要 关断。
附带提及，布置在被输入输出单元40围绕的芯片区中的加电电路块32、 未应用电路块33以及电源关断目标电路块1具有布置在其中的成对的实 VDD线和实VSS线(图1中未示出)，从而被供电。更具体地， 一些输入输 出单元40被分配用于供电，且自用于供电的输入输出单元40沿行方向和列方向每个将成对的实电源线布置在芯片区内。从而形成加电电路块32、未应
用电路块33以及电源关断目标电路块1的电源布线。
电源关断目标电路块1是所谓的"外部SW布置型"，具有围绕电源关 断目标电路块1布置的控制电源关断和连接的开关。如图l所示，预定数量 的包括开关的开关块2围绕电源关断目标电路块1布置。
如上所述，在MTCMOS技术中，开关晶体管提供在三种位置，即反复 启动和停止的功能电路和实VDD线之间的位置、功能电路和实VSS线之间 的位置、以及同时在该两个位置。通常，PMOS晶体管用作VDD侧的开关， 而NMOS晶体管用作VSS线侧的开关。
本实施例中的开关晶体管可以提供在上述三种位置的任何一种位置处。 然而，考虑到在VDD侧和VSS侧提供开关晶体管的效果，既在VDD侧也 在VSS侧提供开关晶体管会导致开关晶体管占据面积增大的显著缺点。因 此希望开关晶体管提供在VDD侧和VSS侧之一。另外，由于NMOS晶体 管比PMOS晶体管具有更高的每单位4册极宽度的驱动功率，所以更希望开关
晶 体管提供在vss侧。
因此，以下的描述假设开关(晶体管)提供在vss侧。
图2示出电源关断目标电路块1的内部构造的实例。
在图示的构造实例中，电源关断目标电路块1分成标准单元布置区1A 和例如RAM的宏单元区1B,在标准单元布置区1A中功能电路通过标准单 元来实现。附带提及，对于本发明的应用，作为电源关断控制目标的"电路 块"不需要具有"宏"，并可以仅由标准单元布置区1A形成。
在图2中，称作所谓的"虛拟VSS线，，并施加有参考电压VSS的内部 电压线ll彼此平行地沿行方向和列方向的每个布置在标准单元布置区1A和 宏单元区1B上。行方向的内部电压线11和列方向的内部电压线11都通过 在比这些单元更高的层的布线层而形成，并在行方向的内部电压线11和列 方向的内部电压线11的交点互连。
另一方面，尽管为了避免复杂而未示出，称作所谓的"实VDD线"并 施加有电源电压VDD的电源线以及施加有参考电压VSS的电源线类似地以 格子的形式布置。
施加有电源电压VDD的电源线对应于"第 一 电源线"的 一个形式，施 加有参考电压VSS的电源线对应于"第二电源线，，的一个形式。附带提及，当电源电压VDD侧的通路被PMOS晶体管开关控制时，"第一电源线，，和 "第二电源线，，之间的关系以及"电源电压VDD"和"参考电压VSS，，之 间的关系与本实例中的相反，在本实例中参考电压VSS侧的通路被NMOS 晶体管开关控制。
在标准单元布置区1A中，多个支线11A距离作为"虚拟VSS线"的内 部电压线11的列方向主干布线的预定间隔，在行方向延伸。另外，在标准 单元布置区1A中，多个支线12A距离图2中未示出的作为"实VDD线" 的电压供应线的列方向主干布线的预定间隔，在行方向延伸。
图2示出一个处于放大状态的反相器单元13,反相器单元13代表标准 单元。反相器单元13具有形成部分支线11A的VSS线段以及形成部分支线 12A的VDD线段。在该两个线段之间，PMOS晶体管和NMOS晶体管彼此 串联。PMOS晶体管和NMOS晶体管的栅极都连接到输入信号线。PMOS 晶体管和NMOS晶体管之间的节点连接到输出信号线。输入信号线和输出 信号线由反相器单元13和相邻单元内的信号线段形成。然而，整个标准单 元布置区1A的输入线和输出线由在更高层的布线层(未示出)形成。
图3是示出反相器单元实例的布局图。
附带提及，不像图2中的反相器单元13，该布局图示出的反相器对应的 类型为其电源关断控制通过PMOS开关和NMOS开关来进行，并且该反相 器连接在"虚拟VSS线，，和"虚拟VDD线"之间。图3中图形的尺寸等并 不等于实际图形中的。图3仅示意性示出图形的大概布置和连接关系。
由选择性地引入P型杂质到半导体衬底中得到的P型阱(P-阱)130P 形成在图3所示的反相器单元的一半(图3的下半部分)中。由选择性地引 入N型杂质到半导体村底中得到的N型阱(N-阱)130N形成在图3所示的 反相器单元的另一半(图3的上半部分)中。PMOS晶体管形成在N阱130N 中。NMOS晶体管形成在P阱130P中。
形成在每个阱区上延伸的四个栅极电极131A、 131B、 131C和131D, 以P阱130P和N阱130N之间的边界作为中心。
在N阱130N中，用作PMOS晶体管的源极(S )或漏极(D)的P+型 有源区132P通过用四个栅极电极131A到131D作掩模来选择性地将P型杂 质引入到N阱130N中而形成。
类似地，在P阱130P中，用作NMOS晶体管的源极(S)或漏极(D)
13的N+型有源区132N通过用四个栅极电极131A到131D作掩模来选择性地 将相对高浓度的N型杂质引入到P阱130P中而形成。
P+型有源区132P和N+型有源区132N都通过五个区形成，这五个区由 栅极电极部分划分并交替作为源极(S)和漏极(D)。
在PMOS布置区中，"虚拟VDD线"的支线(以下简称作VDDV线) 133P和"实VDD线"的支线(以下简称作VDD线)134P在4册极电极B1A 到131D的端侧彼此平行地布置。
VDDV线133P通过第二布线层(即在第二层并标记为(2M )的布线层) 形成。通过第一接触1C连接到PMOS晶体管的源极(S)的源极线135P通 过第一布线层(即在第一层并标记为(1M)的布线层)形成。VDDV线133P 通过第二接触2C连接到源极线135P的端部。
VDD线134P包括与N+型有源区132N同时形成的布线区134Pd以及由 第一布线层(1M)形成的衬垫布线(lining wiring) 134Pm。布线区134Pd 和衬垫布线134Pm在相等的间隔被第一接触1C短路。
在NMOS布置区中，"虚拟VSS线，，的支线(以下简称作VSSV线)133N 和"实VSS线"的支线(以下简称作VSS线)134N在栅极电极131A到13ID 的另一端侧;波此平行地布置。
VSSV线133N通过第二布线层(2M)形成。通过第一接触1C连接到 NMOS晶体管的源极(S)的源极线135N通过第一布线层(1M)形成。VSSV 线133N通过第二接触2C连接到源极线135N的端部。
VSS线134N包括与P+型有源区132P同时形成的布线区134Nd以及由 第一布线层(1M)形成的村垫布线134Nm。布线区134Nd和村垫布线134Nm 以相等的间隔被第一接触1C短路。
栅极电极131A到131D都通过第二接触2C (未示出)连接到由第二布 线层(2M)形成的栅极公共线136。栅极公共线136通过第三接触3C连接 到由第三布线层(即在第三层并标记为(3M)的布线层)形成的输入线137。
PMOS晶体管的漏极(D)和NMOS晶体管的漏极(D)都通过第一接 触1C连接到由第一布线层(1M)形成的漏极线138。两条漏极线138都通 过第二接触2C(未示出)连接到由第二布线层(2M)形成的漏极公共线139。 漏极公共线139通过第三接触3C连接到由第三布线层(3M)形成的输出线 140。图4示出图1的开关块2的构造实例。图5是一个开关单元的示意性布 局图。首先将会参考图5来描述开关单元的布局，该布局是本实施例的特征。
图5所示的开关单元20N通过将一个NMOS晶体管转换成标准单元来 形成。开关单元20N具有关于经过单元中心的X轴和Y轴都轴对称的布置。 该对称以下将^皮称作"双轴对称"。
图5所示的开关单元20N的整个区形成部分的P阱。
形成沿X轴经过单元中心的栅极电极耦合部分21C。以Y轴作为边界， 偶和部分21C的自单元中心的长度相同(对称)。即，耦合部分21C具有双 轴对称图形。
相同长度的四个栅极电极21A自一侧的耦合部分21C沿耦合部分21C 的宽度方向延伸，而相同长度的四个栅极电极21B自耦合部分21C的另一 侧的耦合部分21C延伸。四个纟册才及电才及21A在X轴方向等间隔布置。四个 栅极电极21B类似地在X轴方向等间隔布置。由于栅极电极21A和栅极电 极21B都具有相同长度和相同厚度，所以栅极电极21A和栅极电极21B关 于Y轴对称。由于栅极电极21A和栅极电极21B都从耦合部分21C的相同 位置处分支，所以4册4及电4及21A和栅才及电极21B关于X轴对称。耦合部分 21C以及栅极电极21A和21B通过处理相同的导电材料而彼此整体形成。
尺寸相同的两个N+型有源区22A和22B以距X轴相同的距离形成在P 阱中。N+型有源区22A形成在N+型有源区22A与四个4册极电才及21A相交 的位置。N+型有源区22B形成在N+型有源区22B与四个4册极电极21B相 交的位置。N+型有源区22A和22B在形成栅极电极21A和21B之后通过用 栅极电极21A和21B作掩模来选择性地将相对高浓度的N型杂质引入到P 阱中而形成。
和漏极(D)的五个区形成。
从而，形成具有双轴对称的基本结构，该结构包括具有作为沟道的划分 N+型有源区22A的部分的第一单位晶体管(TR1)和具有作为沟道的划分 N+型有源区22B的部分的第二单位晶体管(TR2)。
在设置有第一单位晶体管(TR1)的区中，由第二布线层(2M)形成的 电压单元线23A设置为与四个栅极电极21A正交。类似地，在设置有第二 单位晶体管(TR2)的区中，由第二布线层(2M)形成的电压单元线23B
15设置为与四个栅极电极21B正交。
两条电压单元线23A和23B都是通过高于电压单元线23A和23B的层 电连接到电路块l内的内部电压线11的单元内部线(见图2，并且内部电压 线11的支线对应于图3中的VSSV线133N)。
在每个N+型有源区22A和22B中提供两条漏极线28,通过第一接触 1C分别连接到两个漏极(D )。每个N+型有源区22A和22B中的两条漏极 线28或者全部四条漏^l线28都通过第一布线层(1M)形成。
电压单元线23A通过第二接触2C连接到N+型有源区22A上的两条漏 极线28。类似地，电压单元线23B通过第二接触2C连接到N+型有源区22B 上的两条漏4及线28。
两条电压单元线23A和23B彼此平行，并以距X轴相等的距离布置。
与电压单元线23A平行的电源单元线24A设置在四个栅极电极21A的 端侧。类似地，与电压单元线23B平行的电源单元线24B设置在四个4册极 电才及21B的端侧。
电源单元线24A和24B都是单元内部线，通过高于电源单元线24A和 24B的布线层电连接到作为"第二电源线"的实VSS线。这样，两条电源单 元线24A和24B都电连接到图3中的VSS线134N。
两条电源单元线24A和24B都包括与图3中的逻辑单元的P+型有源区 132P等同时形成的布线区24d、由第一布线层(1M)形成的第一衬垫布线 24ml以及由第二布线层(2M)形成的第二衬垫布线24m2。
在每条电源单元线24A和24B中，布线区24d和第一衬垫布线24ml以 相等的间隔被第一接触1C短路，第一衬垫布线24ml和第二衬垫布线24m2 以相等的间隔被第二接触2C短路。
形成电源单元线24A的第一衬垫布线24ml与在N+型有源区22A的两 个源极(S)侧上延伸的两条源极线24S整体形成。类似地，形成电源单元 线24B的第一衬垫布线24ml与在N+型有源区22B的两个源极(S )侧上延 伸的两条源极线24S整体形成。
源极(S)通过第一接触1C连接到源极线24S。
在此情况中，先前描述的栅极电极耦合部分21C可以省略，并可以被四 个接触垫部分代替。
在任一情况中，作为整体，由与Y轴平行的栅极电极21A和21B形成的四个栅极电极都被高于栅极电极的布线层短路。短路栅极电极的单元内部 布线将被称作"控制单元线"。
本实例中的控制单元线25通过将由第二布线层(2M)形成的第二控制 单元线27叠加在由第一布线层(1M)形成的第一控制单元线26上来形成。 耦合部分21C (或四个接触垫部分)和第一控制单元线26通过第一接触1C 彼此连接。第一控制单元线26和第二控制单元线27通过第二接触2C彼此 连接。
控制单元线25沿X轴设置，并且控制单元线25的宽度方向和长度方向 的中心与单元中心重合。
这样，作为"第一布线，，的控制单元线25设置为平行于作为"第二布 线(或第三布线)"的两条电压单元线23A和23B的每一条以及作为"第三 布线(或第二布线)"的两条电源单元线24A和24B的每一条。
图6示出PMOS晶体管的开关单元20P。
图6所示的开关单元20P与图5的开关单元20N不同，该不同之处在于 整个开关单元20P形成在N阱中，并且形成在N阱中的第一单位晶体管 (TR1)和第二单位晶体管(TR2)的有源区是P+型有源区22AP和2^P。 另外，尽管图5中的布线区24d由P+型杂质区形成，图6中的布线区24d 由N+型杂质区形成。该N+型杂质区(图6中的布线区24d)与图3中的N十 型有源区132N和布线区134Pd以及图5中的N+型有源区22A和22B同时 形成。其他构造与图5中相同。因此，对其他构造提供相同的附图标记，并 省略其描述。
在图4的开关块2中，预定数目的图5所示的开关单元20N布置在X 轴方向(行方向)和Y轴方向(列方向)的每一个上，从而以瓦块(tile) 的形式布满整个开关块2。此情况中使用的开关单元20N的两个相邻单元共 用图5中的电源单元线24A和24B。共用的电源单元线在图4中用标号 "24AB"标记。另外，图4仅示出图5所示的开关单元20N的电压单元线 23A和23B以及控制单元线25。
图4示出将三个开关控制线29A、 29B和29C连接到控制单元线25的 构造的实例，该控制单元25形成为彼此对称并平行布置的单元线的布置中 心。具体地，开关控制线29A、 29B和29C在Y轴方向彼此平行布置。开关 控制线29A、 29B和29C由第三布线层(3M)或更高的布线层形成。在本实例中，例如通过高于开关控制线29A、 29B和29C的布线来为每 个开关控制线29A和29C提供一个X方向连接线29X,该布线是第四布线 层(4M)或更高的。另外，通过低于X方向连接线29X的布线层(该层可 以高于X方向连接线29X )形成的Y方向连接线29Y连接到X方向连接线 29X的线端部。X方向连^t妄线29X和Y方向连接线29Y是在X方向和Y方 向将开关控制线29A到29C连接到预定开关单元20N的控制单元线25的布 线。
附带提及，当Y方向的多个开关单元20N的多个控制单元线25不通过 Y方向连接线29Y连接时，如图4所示，由与Y方向连接线29Y相同的布 线层形成接触垫层29P。
如上所述的布线层的使用方法和连接方法是一个实例，本发明并不限于此。
尽管图4中未示出，"第二电源线(实VSS线)"需要连接到开关块2 的电源单元线24AB,并且电压单元线23A和23B需要电连接到电源关断目 标电路块1内的内部电压线11 (图2)。这样，在^f艮多情况中，开关控制线 29A到29C不能关于开关块2的中心对称布置。此外，在某些情况中，开关 控制线29A到29C可以设置为更远离图4的块中心，即在单元布置区之外。
尽管增大布线层的数目能使开关控制线关于块中心对称布置，但并不希 望仅出于对称布置的目的而复杂化布线结构并增加制造成本。
接着将会描述在开关控制线不能关于块中心对称布置的情况中，开关单 元的布线对称结构的优点。
将描述第一个优点，开关块易于设计。
本实施例中的优选开关布置及布线方法(开关块设计方法)按照以下利 用开关单元20N的布局对称的步骤进行。
第一步骤布置晶体管，每条将电连接到内部电压线11的两条电压单 元线23A和23B、每条将电连接到施加有电源电压VDD (在开关单元20P 的情况中)或参考电压VSS (在开关单元20N的情况中)的第二电源线的 两条电源单元线24A和24B (或两条共用电源单元线24AB )、以及将电连接 到开关控制线29A到29C的控制单元线25中每一条都关于经过单元中心的 X轴和Y轴对称布置，并电连接到晶体管。从而形成开关单元20N或20P (或这两者)。
18第二步骤形成的开关单元20N或20P (或这两者)以矩阵形式布置。 预定的开关单元20N或20P (或这两者)连接到多个开关控制线29A到29C 的每一个。从而形成开关块20。
第三步骤开关块2上生成的数据在平行于X轴或Y轴的线上被镜像 反转(mirror-invert )，或在单元中心旋转180度(反转180度)。从而形成反 转开关块。
第四步骤多条开关控制线29A到29C以及第二电源线连接在已经设 置的开关块和反转开关块之间。电压单元线23A和23B连接到电路块1的 内部电压线11。
进行更具体的描述，尽管描述部分地重复，控制单元线25、电压单元线 23A和23B以及电源单元线24A和24B (或两条电源单元线24AB )关于X 轴和Y轴的每一个对称。这样，即使开关单元20N以沿着X轴或Y轴的作 为反转轴的线镜像反转或者在单元中心旋转180度，上述五条单元线之间的 位置关系仍保持初始状态。
在图5的情况中，即使晶体管为双轴对称布置，具体地，例如，即使在 如图4设计开关控制线的阶段某个开关块2的整体被镜像反转或旋转180度， 矩阵形式开关单元组中的如图5所示的每个开关单元20N的基本图形也根本 不改变。改变的是开关控制线29A到29C及其连接线(X方向连接线29X、 Y方向连接线29Y等)，如图4所示，这些线在块中不对称布置并通过第三 布线层(3M)和更高的布线层形成。
当从电路块1到各开关控制线29A到29C的距离相同时，易于在块间 布线。另外，通常会有这样的限制，为了特性均匀化要求集成电路内的晶体 管的栅极取向(长度方向)相同。在此情况中，布置在电路块l的四个边的 开关块对于每个边具有不同的图形。
在本实施例中，开关块可以通过具有上述第 一到第五步骤的程序的方法 而容易地设计。
利用五条单元线之间的关系在镜像反转或180度旋转之后不改变但是高 于单元线的层中的布线改变的事实，在第一和第二步骤中设计要"&置在电路 块1的两个相反边的一边的一个开关块2之后，所设计的开关块2上的数据 在平行于该两边的线上被镜像反转或旋转180度。从而，要设置在其他边上 的另一开关块2上的数据可以容易地生成(第三步骤)。类似地，对于其他两个边，在第一和第二步骤中设计要设置在一边的开 关块2之后，所设计的数据被镜像反转或旋转180度。从而，要设置在其他
边上的开关块2上的数据可以容易地生成。
在如此产生的四种开关块2中的开关控制线29A到29C到电路块1的 各个距离在四种开关块2之间都是相同的。因此容易在第四步骤中在块间连 接开关控制线。这对要连接在开关块之间的其他布线也适用。
接着将会描述第二个优点，开关单元本身易于设计。
当除五条单元线的对称之外，晶体管图也形具有图5和图6所示的双轴 对称时，设计被X轴和Y轴划分的第一到第四象限的一个的图形(这些图 形以下将被称作四分之一分割图形)，而之后其他三个四分之一分割图形可 以仅仅通过复制所设计的图形数据并在进行镜像反转或镜像反转和180度旋 转的组合之后粘贴该图形数据来形成。从而完成开关单元的设计。
这样，可以非常容易地设计开关单元。另外，当进行高密度设计使得在 四分之一分割图形的第一设计阶段可以确保最大栅极宽度时，可以无浪费地 设计开关单元。
第三个优点是，易于改变同时控制的开关单元的连接。
由于以下原因，通过图4中的三个开关控制线29A到29C来进行开关 控制。
当电路块1从停止状态启动时，由于在运行停止的过程中逻辑电路等的 泄漏电流，可能有大量的电荷积累在内部电压线11中。在此情况中，当开 关块2内的所有开关同时导通时，在实VSS线中将产生高水平的噪音。为 了抑制该噪音的峰值，考虑到在内部电压线11中积累的电荷量的最大值， 多个开关控制线29A到29C需要依次被控制到能够开启的电势。
然而，被开关控制线同时导通的开关单元数目、单元位置、多条开关控 制线的控制定时等都依赖于许多参数，诸如电路块的停止时间、泄漏的程度 等，因此难以估计。因此，连接到每个开关控制线的开关单元的数目等可能 必须根据设计之后的运行所确认的结果来改变。在此情况中，就需要时间和 成本来i"奮改四种开关块2中的每一个。
在本实施例中，由于相同的开关单元以矩阵形式布置，由各开关控制线 控制的三个系统所需要的开关的尺寸(总栅极宽度栅极电极与有源区相交 的长度的总和)可以仅通过改变连接到每个开关控制线的开关单元的"数目"
20来变化而不用改变开关单元的设置来变化。这样，本布局方法具有易于改变 设计的优点。
如上所述，本实施例采用了应用本发明的图形开关单元以瓦块形式布置
的构造，从而与通过传统设计来产生整个MTCMOS开关块的布局相比，开 关块易于设计。当希望改变整个MTCMOS开关块的尺寸、开关系统的数目 或者多控制时，具体地，可以灵活地进行设置以改变MTCMOS开关单元的 数目或者改变用于控制信号的上层布线。另外，开关单元本身易于设计。
因此可以实现具有适合于"MTCMOS开关块"的ASIC设计的开关单 元的半导体集成电路。
<第二实施例>
在本实施例中，连接到例如电源电压线、参考电压线和内部电压线11 电源线的多个布线段等中的任一个或者任意组合都环状地布置在电源关断 目标电路块1的外围。开关块2包括作为开关块2的部件的形成环状布置布 线(环状轨道线)的电压线线段。从而可以在设计之后仅通过简单的连接改 变而容易地沿环状轨道线移动开关块2并增大或减小开关块2的数目。
在以下描述中，与第一实施例中相同的元件用相同的附图标记标识。
图7示出具有两条环状轨道线的构造的实例，该两条环状轨道线对应于 连接到内部电压线11的第二电源线(实VSS线)和虚拟VSS线。
如图7所示，多个开关块2以围绕电路块1的方式靠近电源关断目标电 路块l的四边布置。在此情况中，为了简便，对于电源关断目标电路块1的 各个边开关块2分成上开关块2U、下开关块2D、右开关块2R和左开关块 2L。上开关块2U具有相同构造；下开关块2D具有相同构造；右开关块2R 具有相同构造；左开关块2L具有相同构造。
四种开关块2U、 2D、 2R和2L都具有电压线线段21、电压线线段21V 和图7中未示出的开关。
电压线线段21由图7中的虚线表示。电压线线段21是形成部分环状轨 道线3的布线部分，环状轨道线3形成围绕电源关断目标电路块1的闭合环 状线。类似地，由虚线表示的虛拟电压线线段21V是形成部分虚拟环状轨道 线3V的布线部分，虚拟环状轨道线3V形成围绕电路块1的闭合环状线。
在布置布线的设计阶段，环状轨道线3和虚拟环状轨道线3V在开关(多 个开关单元20N)布置之后的布线阶段设置并连接到开关等。在设置并连接环状轨道线3和虚拟环状轨道线3V之后，除电压线线段21之外的元件(包 括开关)在开关块2U、 2D、 2R或2L的单元中移动，并且开关等在移动之 后的位置连接到环状轨道线3和虚拟环状轨道线3V。附带提及，图7中， 用于电源关断目标电路块1内的内部电压线11 (见图2)和开关之间的连接 的连接布线需要在每次移动开关块时改变。然而，省却了改变用于将环状轨 道线3和虚拟环状轨道线3V连接到开关的连接布线的麻烦，从而相应地易 于移动开关。
类似地，在插入开关块的情况中，需要数目的开关块和作为单元的在开
置被插入，开关等在该位置连接到环状轨道线3和虚拟环状轨道线3V。
类似地，在删除开关的情况中，开关与作为单元的开关块内的除电压线 线段21和虚拟电压线线段21V之外的元件一起被删除。
即使插入或删除开关，也省却了改变用于将环状轨道线3和虚拟环状轨 道线3V连接到开关的连接布线的麻烦，从而相应地易于移动开关。
为了能够自由改变设计，需要开关块2U、 2D、 2R和2L具有相同尺寸， 并且标准化(固定)在开关块2U、 2D、 2R和2L的块框架的两个相反侧的 电压线线段21和虚拟电压线线段21V的端侧位置，所述两个相反侧与环状 轨道线3和虚拟环状轨道线3V交叉。
附带提及，在未标准化端侧位置的情况中，在除开关块的电压线线段21 和虚拟电压线线段21V之外的元件沿环状轨道线3和虚拟环状轨道线3V移 动、插入或删除之后，需要修改电压线线段21和虚拟环状轨道线3V的图形 以在相邻开关块之间将端侧彼此连接。然而，该工作是连接端侧的简单操作 并因此可以自动操作。这样，与布置开关之后再次手动进行连接布线且该连 接布线使用另一层的布线层来将开关连接到设置在开关之外的环状线的情 况相比，更容易改变开关布置。
尽管图7中未示出，如第一实施例，根据同时控制的开关组的数目，可 以布置多个开关控制线。
图8是示出两条控制线的布置实例的图示。
图8所示的控制电路34例如提供在MTCMOS未应用电路块，诸如图1 中的加电电路块32或未应用电路块33中。控制电路34因此可以在启动半 导体集成电路之后一直运行并被供电。来自控制电路34的控制线29依次走线(route)至上开关块2U、左开关块2L、下开关块2D和右开关块2R，并 依次施加控制信号。控制信号控制每个开关块内的开关的导通和非导通。
附带提及，图8所示的构造在环状轨道线3的预定位置提供有实VSS 布线的支线，从而可以用作图9所示的没有环状轨道线的构造(第一实施例 的构造)的^,4戈(replacements
在图9所示的第一实施例的外部SW布置构造中，全局实VSS布线5 的段通过开关块2连接到电源关断目标电路块1。
图8所示的环状轨道线3在行方向的2个位置处和列方向的4个位置处 连接到实VSS布线5。
另一方面，虚拟环状轨道线3V在行方向的6个位置处和列方向的8个 位置处连接到电源关断目标电路块1。
当开关块2U、 2D、 2R或2L移动、插入或删除时，这些连接位置根本 不需要改变。
接着将会参考附图来描述通过两条控制线29来进行开关控制的实例， 或者更精确地，开关块构造的实例。
对应图4，图10A示出上开关块2U，图10B示出下开关块2D,图11A 示出左开关块2L，图11B示出右开关块2R。
四种开关块2U、 2D、 2R和2L具有相同的尺寸。在此情况中，块框架 的输入和输出参考电压VSS、虚拟参考电压VSSV和控制信号的边(以下称 作连接边)，即图10A中的边LU1和LU2、图10B中的边LD1和LD2、图 11A中的边LL1和LL2以及图11B中的边LR1和LR2设定为相同长度。另 外，电压线线段21、虚拟电压线线段21V、开关控制线29A和开关控制线 29B的各个端侧在这些连接边的任何一个的相同位置处被标准化。
在此情况中，开关控制线29A控制一些首先控制的开关单元20N (见图 4)，开关控制线29B控制其他的一些开关单元20N。
图10A和10B以及图11A和11B所示的开关块2U、 2D、 2R和2L具 有以叠加在被虚线围绕的开关布置区上的方式而彼此平行布置的电压线线 段21和虚拟电压线线段21V。这提供了块占据面积减小的优点。
这样，开关控制线29A和29B不能布置在图4所示的具有有限层数的 多层布线结构的开关布置区中。因此，在本实例中，开关控制线29A和29B 设置在开关布置区之外，在与电源关断目标电路块1相反的外侧。图IIA和11B所示的左开关块2L和右开关块2R在X方向(图的水平 方向)具有6个图5所示的开关单元20N并在Y方向(图的垂直方向)具 有6个图7所示的开关单元20N，即其中布置了总共36个开关单元。
另一方面，尽管图IOA和10B所示的上开关块2U和下开关块2D具有 总共36个开关单元20N,其数目与图IIA和11B中的相同，但上开关块2U 和下开关块2D具有在X方向布置的12个开关单元20N和在Y方向布置的 3个开关单元20N。
其原因是开关单元20N在Y方向具有与在X方向的尺寸相比较大的尺 寸，并且为了满足使栅极电极的长度方向与图IOA和IOB及图IIA和11B 中的Y方向相同的要求，容纳在具有相同尺寸的开关块内的开关布置区的长 宽比被调整成开关块的垂直尺寸和水平尺寸，开关块的垂直尺寸和水平尺寸 在图IOA和IOB及图IIA和11B中互换。
在图11A和11B的情况中，电压线线段21和虚拟电压线线段21V各自
线线段21可以通过接触连接到较低层中的所有电源单元线24AB，虚拟电压 线线段21V可以通过接触连接到该较低层中的所有电压单元线23A和23B。
另一方面，在图IOA和10B的情况中，电压线线段21和虚拟电压线线 段21V不与所有的提供有接触的下层布线相交。因此，如图10A和10B所 示，在上开关块2U和下开关块2D中，来自电压线线段21的支线21B与来 自虚拟电压线线段21V的支线21VB需要提供为连接到目标下层布线。
受开关控制线29A控制的开关单元20N的总栅极宽度(通过将单元数 目与图5中栅极电极21A和21B的有效长度相乘获得的总和)设定为在图 IOA和IOB及图IIA和11B中相同。类似地，将由,开关控制线29B控制的 余下的开关单元20N的总栅极宽度设定为在图IOA和IOB及图IIA和11B 中相同。
在开关布置区的在与电路块1相反的一侧(外侧)，每个开关块2U、 2D、 2R和2L具有提供在开关控制线29A中间点的緩沖电路BUF1以及提供在开 关控制线29B中间点的緩冲电^各BUF2。
緩冲电路BUF1和BUF2连接到图中未示出的实VDD线和连接到电压 线线段21，从而执行将传输过程中衰减的控制信号的波形整形(shaping) 成为具有电源电压VDD的振幅的脉沖信号的波形的功能。这样，由虚线表示的緩沖电路布置区提供在开关布置区的外侧。
用于开关控制的布线从緩冲电路BUF1和BUF2的每个输出延伸到开关 布置区，并连接到对应的开关单元组的控制单元线25。
附带提及，该布线以及开关控制线29A和开关控制线29B由图10A和 IOB及图IIA和11B中的线表示，但实际上由具有与电压线线段21等的宽 度相似的宽度的布线层形成。
开关控制线29A和开关控制线29B每个都在开关块内包括"第一控制 线线段"和"第二控制线线段"，该"第一控制线线段"提供在相应緩冲电 路BUF1或BUF2输入侧并被输入控制信号，该"第二控制线线段"提供在 相应緩冲电路BUF1或BUF2输出侧并被输出波形状控制信号。
图12示出使用多层布线结构中的各层布线层的实例。在此情况中，使 用多层布线结构中的从底层依次层叠的第一层布线层(第一布线层(1M)) 到第七层布线层(第七布线层(7M))来形成每段布线。
具体地，诸如电源关断目标电路块1内的反相器单元13 (图2)等的标 准单元15之间的布线由第一布线层(1M)到第四布线层(4M)形成。乂人某 个标准单元15通至外部的信号线也由第一布线层(1M)到第四布线层(4M) 形成。
环状轨道线3的Y方向布线3C由第五布线层(5M)形成。环状轨道线 3的X方向布线3R由比第五布线层(5M)高一层的第六布线层(6M)形 成，并连接到Y方向布线3C的两端。
类似地，虚拟环状轨道线3V的Y方向上的布线3VC由第五布线层(5M) 形成。虚拟环状轨道线3V的X方向上的布线3VR由比第五布线层(5M) 高一层的第六布线层(6M)形成，并连接到Y方向布线3VC的两端。
内部电压线11的X方向上的布线11R由比第五布线层(5M)高一层的 第六布线层(6M)形成，以连接到虚拟环状轨道线3V的Y方向上的布线 3VC,布线3VC由第五布线层(5M)形成。此外，内部电压线11的X方 向上的布线11R由第六布线层(6M)形成，内部电压线11的Y方向上的布 线11C由比第六布线层(6M)高一层的第七布线层(7M)形成，内部电压
压线11的Y方向上的布线IIC。
附带提及，实VSS布线5也由第七布线层(7M)形成。这样，通过由比X方向上的布线低一层的布线来形成Y方向上的布线 并应用这个规则就能^艮好地获得配线间连接。
如第一实施例，根据本实施例的半导体集成电路具有第一个优点(开关 块易于设计)、第二个优点(开关单元本身易于设计)和第三个优点(易于 改变同时控制的开关单元的连接)。
另外，根据本实施例的半导体集成电路具有以下与环状轨道线结构有关 的优点。
布置在电源关断目标电路块1外围的多个开关块具有开关和作为施加有 电源电压或参考电压的环状轨道线的部分的电压线线段。这样，开关段仍可 以仅通过在电压线线段和开关之间的位置关系被固定的状态下移动、插入或 删除开关块来沿环状轨道线自由地移动、新插入或容易地删除，如上所述的 那样。
特别地，如图13所示，布置多个开关块，使得从电路块1的四边的每 一个来看，将电源电压或参考电压供应到电源关断目标电路块1的布线(具 体为本实施例描述中的实VSS布线5和环状轨道线3 )的阻抗越低，则开关 块的数目越多。
图13中，由粗箭头标明的边的阻抗低于由细箭头标明的边的阻抗。即， 由于图1所示的输入输出单元40布置在粗箭头的边，所以外部参考电压呈 现接近O[V]的值。另一方面，由于另一个始终运行的电^各块(例如，加电电 路块32)设置在细箭头标明的边，所以实VDD线的电势的时间平均高于
o[v]。
在此情况中，当许多开关块设置在参考电压固定为o[v]的边时，在相同 的开关导通时间内，内部电压线11的放电将更为有效地进行。另一方面， 当许多开关设置在参考电压高于为o[v]的边时，需要增大开关块的数目以获 得相同的放电效果，从而导致浪费。
本实施例具有使这样高效的开关块布置容易进行的效果。 具体地，可以在设计的后半部分确定功耗的时候进行设置，并且与现有 技术的情况相比可以减小使用的开关块的数目。当开关晶体管的总栅极宽度 通过减小开关块的数目而减小时，泄漏电流相应地减小，从而获得功率减小
的效果。另外，由于在输入输出单元40侧没有运行的电路块，所以由放电 导致的电源噪音的效果小，并且可以抑制对其他电路块的运行速度不利的效效果。
另外，由于施加有电源电压或参考电压的环状线可以设置为叠加在开关 上，所以获得了面积减小的显著效果。 <第三实施例>
本实施例涉及具有如图5或图6的对称布置的开关单元的半导体集成电 路，其中对称布置的开关单元嵌入在用于布置形成逻辑电路等的标准单元的 区中。
换言之，根据本实施例的半导体集成电路的整体构造是在电源关断目标 电路块l内实现开关块2的功能的构造，而不是如前述第一和第二实施例的 开关块2布置在电源关断目标电路块1的外围的构造。
然而，在以下描述中，与前述实施例类似的布线、单元等的部分由相同 的附图标记标明，参考图解这些部分的附图。
图14是其中嵌入有如图5或图6的开关单元的电路块的标准单元布置 区的基本布置的示意图。
在图14所示的标准单元布置区1B中，标准单元在列方向即图14的垂 直方向的尺寸固定。这样，在行方向即图14的水平方向上较长的七条单元 线形成为具有相同的宽度。
在行方向的各种尺寸的预定标准单元15布置在每条单元线中。
图14的实例设想参考电压VSS侧的每个标准单元15的电源通路都受 到NMOS晶体管的关断控制。
因此，每个标准单元]5在列方向的一端具有VDD线，在另一端具有 VSS线，并具有靠近VSS线的VSSV线。因此，在单元布置在单元线中之 后，VDD线、VSS线和VSSV线连接在单元线内，并各自形成为图14所示 的在行方向上较长的布线(行方向布线)。
在三种行方向的布线中，VDD线和VSS线由在列方向上彼此相邻的单 元共用。因此，观察整个图14，单条VDD线和三条线，即一条VSS线和两 条VSSV线，在列方向交替重复，其中VSS线插在两条VSSV线之间。
附带提及，尽管在前述第一实施例中参考图3描述了反相器单元13作 为标准单元15的实例，但是图3所示的图形设想电源关断不仅在VSS侧还 在VDD侧^皮控制。
为了改变该图形使得该图形可以设置在图14中，希望省略图3所示的VDDV线133P，并连接(整体形成)由第一布线层(1M)形成的三个源极 线135P和形成VDD线134P的衬垫布线134Pm。
希望图14所示的四个VDD线和四个VSS线通过j氐电阻主干布线连才妄 以消除电势差。此外，当图14所示的整个标准单元布置区IB设定为 MTCMOS应用区时，希望将七条VSSV线互连。
作为将每段布线互连的构造，对于VSSV线，例如可以以格子的形状提 供类似于图2中内部电压线11的"虚拟VSS线，，，并且图14中的VSSV线 可以布置成"虚拟VSS线，，的支线。类似地，图14中的VDD线可以提供 为以格子形式布置的"实VDD线"的支线，并且图14中的VSS线可以提 供成以格子形式布置的"实VSS线"的支线。附带4是及，"虚拟VSS线，，是 仅在电源关断目标电路块l内的布线，而"实VDD线"和"实VSS线"通 过块间的布线电连接到其他电路块。
这样，作为整体来看，各条单元线的开关单元布置区在列方向彼此连接，而 在列方向较长的开关单元区16以行方向的固定间隔形成，如图14中的阴影 线所示。
尽管每个开关单元区16的宽度(行方向的长度)在图14中是最小值， 但是每个开关单元区16的宽度可以任意设定为正使用的开关单元(诸如图5 或图6等所示的开关单元)的宽度的多倍(一倍或更多倍)。
当每条同时控制预定数目的开关单元的多条开关控制线29A、 29B…… 被如上所提供时，开关单元区16被放大以确保所需数目的开关单元的布置 区。在此情况中，例如，开关单元区16的图像类似于图4。多条开关控制线
(图4中的开关控制线29A到29C)使用高于开关单元20N的布线层在列 方向(图4中的Y方向)布置在开关单元区16内。然后，如图4，所需数
目的开关单元使用更高层的布线层等(布线层可以在较低的层)连接到每条 开关控制线。
附带提及，可以共用"虚拟VSS线"、"实VDD线"和"实VSS线" 的列方向布线区以及开关单元区16。在此情况中，例如，"虚拟VSS线"、 "实VDD线"和"实VSS线"可以使用图4中的更高层的布线层来布置。 根据本实施例，如第一和第二实施例，开关单元区16都是相同的构造， 从而图形数据不需要通过镜像反转等来反转，并且没有已经被描述为第一实施例的第一个优点的"开关块易于设计"的优点。然而，如第一实施例，本 实施例提供了已经被描述为第二个优点和第二个优点的"开关单元易于设 计"以及"易于改变同时控制的开关单元的连接"的优点。
本领域技术人员应当理解，根据设计要求及其他因素可以进行各种修 改、组合、部分组合以及替换，只要在权利要求或其等同特征的范围内。
本发明包含于2008年1月17日向日本专利局递交的日本专利申请JP 2008-008197涉及的主题，将其全部内容引用结合于此。
权利要求
1. 一种半导体集成电路，包括电路块，具有第一电源线、内部电压线以及连接在所述第一电源线和所述内部电压线之间的电路单元，对该第一电源线施加电源电压和参考电压之一；以及多个开关单元，每个包括电连接到所述内部电压线的两条电压单元线、电连接到第二电源线的两条电源单元线、电连接到开关控制线的控制单元线、以及电连接在所述内部电压线和所述第二电源线之间的晶体管，向所述第二电源线施加所述电源电压和所述参考电压中的另一个；其中所述开关单元布置在所述电路块的外围的所有四个边上，在所述多个开关单元的每个中，所述控制单元线经过单元中心，并设置在一个方向上，所述两条电压单元线布置为平行于所述控制单元线，并在距离所述控制单元线相等的位置处以所述控制单元线插在所述两条电压单元线之间而彼此平行，并且所述两条电源单元线布置为平行于所述控制单元线，并在距离所述控制单元线相等的位置处以所述控制单元线插在所述两条电源单元线之间而彼此平行。
2. 如权利要求1所述的半导体集成电路，还包括 多个单位晶体管，其中所述多个单位晶体管彼此平行地连接在所述电压单元线和所述电 源单元线之间，所述多个单位晶体管的各个控制节点通过设置在X方向上的 所述控制单元线;波此连"l妄，并且所述多个单位晶体管形成关于经过所述控制 单元线的图形中心的所述X方向及正交于所述X方向的Y方向都轴对称的 图形。
3. 如权利要求2所述的半导体集成电路，其中关于所述控制单元线对称布置的第 一晶体管和第二晶体管设置为 所述多个单位晶体管，所述第一晶体管和所述第二晶体管的各自的栅极电极在分割半导体基 板上的所述第 一 晶体管的有源区以及所述半导体基板上的所述第二晶体管的有源区的分割区上延伸，所述控制单元线形成为包括第一布线层，所述第一布线层连接到在所述 分割区上的所述第一晶体管和所述第二晶体管的各自的栅极电极，用于将所述第一晶体管的源极和漏极之一与所述两条电源单元线之一 彼此连接的布线以及用于将所述第二晶体管的源极和漏极之一与所述两条 电源单元线中的另外一个彼此连接的布线通过所述第 一布线层形成，并且所述两条电源单元线以及电连接到所述源极和所述漏极中另外一个的 所述两条电压单元线通过比所述第一布线层高一层的第二布线层以及高于 所述第二布线层的布线层中之一形成。
4. 如权利要求1所述的半导体集成电路，其中布置在所述电路块的外围的所有四个边的所述多个开关单元，以使 所述晶体管的栅极长度方向彼此相同的取向而布置。
5. —种半导体集成电路，包括晶体管，且所述半导体集成电路包括 第一布线，连接到上层中的开关控制线；两条第二布线，布置为平行于所述第一布线并在距离所述第一布线相等的位置处以所述第一布线插在所述两条第二布线之间而〗皮此平行；两条第三布线，布置为平行于所述第一布线并在距离所述第一布线相等 的位置处以所述第一布线插在所述两条第三布线之间而4皮此平行；以及多个单位晶体管，包括形成在与所述第一布线的布线方向正交的方向的 一侧和另一侧的相等数目的单位晶体管，在所述一侧的所述单位晶体管在所 述第二布线和所述第三布线之间彼此平行连接，在所述另一侧的所述单位晶 体管在所述第二布线和所述第三布线之间彼此平行连接，并且所述多个单位 晶体管的各个控制节点通过所述第 一布线彼此连接；其中所有的所述第一布线、所述第二布线、所述第三布线以及所述多个 单位晶体管都形成关于在所述布线方向的第一轴和经过所述第一布线的图 形中心并正交于所述第一轴的第二轴都轴对称的图形，且所述第一轴经过所 述第 一布线的所述图形中心。
6. —种布置并布线设置在电路块之外的多个开关的方法，在所述电路块 中，布置有内部电压线以及施加有电源电压和参考电压之一的第一电源线， 并且电路单元连接在所述第一电源线和所述内部电压线之间，所述方法包括 步骤形成开关单元设置晶体管；布置两条电压单元线、两条电源单元线和 控制单元线中的每一条，其中所述两条电压单元线中每条电连接到所述内部 电压线，所述两条电源单元线中每条电连接到第二电源线，对所述第二电源 线施加所述电源电压和所述参考电压中的另 一个，所述控制单元线电连接到 关于经过单元中心的X轴和Y轴都轴对称的开关控制线；并将所述两条电 压单元线、所述两条电源单元线和所述控制单元线中的每一条连接到所述晶 体管；形成开关块以矩阵形式布置形成的所述开关单元并将预定的所述开关 单元连接到多条所述开关控制线的每一条；形成反转的开关块在平行于所述X轴和所述Y轴之一的线上将在所 述开关块上产生的数据镜像反转，或者在所述单元中心将所述开关块上产生 的数据旋转180度(反转180度)；在所述电路块的外围设置预定数目的形成的所述开关块并设置预定数 目的形成的所述反转开关块；以及在已经设置的所述开关块和所述反转开关块之间连接所述多个开关控 制线和所述第二电源线，并将所述电压单元线连接到所述电路块的所述内部 电压线。
全文摘要
本发明提供了一种半导体集成电路以及开关布置和布线方法。该半导体集成电路包括电路块，具有施加有电源电压和参考电压之一的第一电源线、内部电压线以及连接在第一电源线和内部电压线之间的电路单元；以及多个开关单元，每个包括电连接到内部电压线的两条电压单元线、电连接到施加有电源电压和参考电压中的另一个的第二电源线的两条电源单元线、电连接到开关控制线的控制单元线、以及电连接在内部电压线和第二电源线之间的晶体管。
文档编号H01L27/02GK101488499SQ200910003680
公开日2009年7月22日 申请日期2009年1月19日 优先权日2008年1月17日
发明者本村哲夫 申请人:索尼株式会社