制造微电子装置的方法及应用此方法的半导体装置的利记博彩app

专利名称：制造微电子装置的方法及应用此方法的半导体装置的利记博彩app
技术领域：
本发明涉及一种半导体装置及其制造方法，特别是涉及一种非平面型 半导体存储器(存储器即记忆体，以下均称为存储器)装置及其制造方法。
背景技术：
在集成电路(Integrated Circuit; IC)装置中，目前的非平面型与非门 (NAND)存储器架构是使用凹陷的浅沟渠隔离(Shallow Trench Isolation; STI)来形成类鳍式场效晶体管(FinFET-Like)存储器单元，藉以 克服平面型与非门存储器中超越45纳米技术节点的尺度障碍(Scaling Barrier)。然而，类鳍式场效晶体管单元中的氮化物储存层与浅沟渠隔离的 氧化物材料接触，当氮化物储存层正在导电时，会增加电荷维持的考量。由此可见，上述现有的类鳍式场效晶体管存储器单元及其制造方法在 产品结构、方法及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改 进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道,但 长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切 的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因 此如何能创设一种新的制造微电子装置的方法及应用此方法的半导体装 置，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。因此，需要提供一种没有上述缺点的改良过的非平面型存储器单元及 其制造方法。发明内容本发明的目的在于，克服现有的类鳍式场效晶体管存储器单元制造方 法存在的缺陷，而提供一种新的制造微电子装置的方法，所要解决的技术 问题是使其利用蚀刻氮化物层来形成氮化物开口 ，通过此氮化物开口部分 地移除位于氮化物层底下的浅沟渠隔离特征，使得氮化物层与浅沟渠隔离 特征的填充材料之间形成间隙，可以避免增加电荷维持的考量，非常适于实用。本发明的另一目的在于，克服现有的类鳍式场效晶体管存储器单元制 造方法存在的缺陷，而提供一种新的制造微电子装置的方法，所要解决的 技术问题是使其利用蚀刻高硅含量的氮化硅层来形成开口 ，通过此开口蚀 刻位于开口底下的沟渠隔离特征，减少高硅含量的氮化硅层与沟渠隔离特征的填充材料之间的接触，可以避免增加电荷维持的考量，从而更加适于实 用。本发明的再一目的在于，克服现有的类鳍式场效晶体管存储器单元存 在的缺陷，而提供一种新型结构的半导体装置，所要解决的技术问题是使 其以位于浅沟渠隔离区内的氧化硅层，穿插介于浅沟渠隔离特征与氮化硅 层之间，其中氧化硅层将氮化硅层从半导体基材的侧壁隔离出来，藉此形成 可以减少电荷维持考量的结构，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造微电子装置的方法，其至少包括以下步骤形成多数 个凹陷的浅沟渠隔离特征于一半导体基材中，并定义一半导体区于该些凹 陷的浅沟渠隔离特征的相邻二者间；形成一穿隧介电特征于该半导体区之 内；形成一 氮化物层于该些凹陷的浅沟渠隔离特征及该穿隧介电特征上；蚀 刻该氮化物层，以形成多个氮化物开口于该些凹陷的浅沟渠隔离特征内；通 过该些氮化物开口来部分地移除该些凹陷的浅沟渠隔离特征，而产生介于 该氮化物层及该些凹陷的浅沟渠隔离特征间的多数个间隙；以及形成一第 一介电材料于该氮化物层的多数个表面，并密封该些氮化物开口。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的制造^f效电子装置的方法，更至少包括在该部分地移除该些凹陷 的浅沟渠隔离特征的步骤后；及该形成该第 一介电材料的步骤前，形成一薄 介电层于该氮化物层的该些表面及该半导体基材的多数个侧壁。前述的制造微电子装置的方法，其中所述的形成一薄介电层的步骤包 括:使用基根氧化制程形成一薄氧化硅层。前述的制造微电子装置的方法，其中所述的形成多数个凹陷的浅沟渠 隔离特征的步骤包括形成多数个沟渠于该半导体基材中；以及以化学气 相沉积法将 一 第二介电材料填充于该些沟渠中；其中该以化学气相沉积法 将该第二介电材料填充于该些沟渠的步骤包括以高密度等离子体化学气相 沉积法形成氧化石圭。前述的制造微电子装置的方法，其中所述的穿隧介电特征包括有氧化硅。前述的制造微电子装置的方法，其中所述的形成一氮化物层的步骤包 括形成一高硅含量的氮化硅层。前述的制造微电子装置的方法，其中所述的蚀刻该氮化物层的步骤包 括:形成一非共形聚合物层于该氮化物层上，其中该非共形聚合物层是一自 我对准遮罩；利用等离子体干蚀刻切穿位于该些凹陷的浅沟渠隔离特征上 的该氮化物层；以及移除该非共形聚合物层。前述的制造微电子装置的方法，其中所述的部分地移除该些凹陷的浅沟渠隔离特征的步骤包括通过该氮化物开口施以湿蚀刻于该些凹陷的浅 沟渠隔离特征上。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种制造微电子装置的方法，其至少包括以下步骤提供一硅 基材，其中该硅基材具有位于一介电区中的一凹陷的沟渠隔离特征，及位 在相邻于该介电区的一硅结构区中的一硅结构特征；形成一穿隧介电特征 于该硅基材上的该硅结构区之内；形成一 高硅含量的氮化硅层于该硅基材 上；蚀刻该高硅含量的氮化硅层以形成一开口于该介电区之内；通过该开口 蚀刻该凹陷的沟渠隔离特征以形成介于该高硅含量的氮化硅层及该凹陷的 沟渠隔离特征之间的 一 间隙；以及形成 一 第 一介电材料于该高硅含量的氮 化硅层，及该硅结构特征的侧壁上。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的制造微电子装置的方法，其中所述的形成一第一介电材料的步 骤包括使用基根氧化制程来形成一薄氧化硅层；以及形成一高温氧化物层 于该薄氧化硅层上。前述的制造微电子装置的方法，其中所述的形成一穿隧介电特征的步 骤包括形成一氧化硅层于该硅结构特征上。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依 据本发明提出的 一 种半导体装置，其至少包括 一 凹陷的浅沟渠隔离特 征，形成于一半导体基材上，其中该凹陷的浅沟渠隔离特征定义出一浅沟渠 隔离区及一半导体区； 一穿隧氧化物特征，设在该半导体基材上的该半导 体区之内； 一氮化硅层，设在该半导体基材上，且位在该穿隧氧化物特征 及该凹陷的浅沟渠隔离特征上；以及一氧化硅层，位于该浅沟渠隔离区之 内，且穿插介于该凹陷的浅沟渠隔离特征及该氮化硅层之间，其中该氧化硅 层将该氮化硅层从该半导体基材的側壁隔离出来。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的半导体装置，其中所述的氧化硅层是设置来定义介于该氧化硅 层与该凹陷的浅沟渠隔离特征之间的 一孔洞。前述的半导体装置，其中所述的氮化硅层包括具有导电性的高硅含量 的氮化硅。前述的半导体装置，更包括 一介电特征，设在该氮化硅层上，其中该介 电特征包括氧化硅及氧化铝的其中之一 。本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本发明的主要技术内容如下为达到上述目的，本发明提供了一种制造微电子装置的方法，至少包 括:在半导体基材中形成多个凹陷的浅沟渠隔离特征，藉此定义一半导体区于多个凹陷的浅沟渠隔离特征的相邻二者间；在此半导体区内形成穿隧介电特征；在凹陷的浅沟渠隔离特征与穿隧介电特征上形成氮化物层；蚀刻氮化物层，在凹陷的浅沟渠隔离特征之内形成多个氮化物开口；通过此些氮化物开口来部分地移除凹陷的浅沟渠隔离特征，而在氮化物层与凹陷的浅沟渠隔离特征间产生多个间隙；以及在前述氮化物层的表面形成第 一介电材料，并密封氮化物开口。
另外，为了达到上述目的，本发明还提供了一种制造微电子装置的方法，至少包括提供具有凹陷的沟渠隔离特征与硅结构特征的硅基材，其中凹陷的沟渠隔离特征与硅结构特征分别位于介电区及硅结构区中，且硅结构区是与介电区相邻；在硅基材上的硅结构区内形成穿隧介电特征；在硅基材上形成高硅含量的氮化硅层；蚀刻高硅含量的氮化硅层，藉以在介电区之内形成开口；通过前述开口蚀刻凹陷的沟渠隔离特征，藉以在高硅含量的氮化硅层及凹陷的沟渠隔离特征之间形成一 间隙；以及形成第 一介电材料高硅含量的氮化硅层及硅结构特征的侧壁上。
再者，为达到上述目的，本发明再提供了一种半导体装置，至少包括凹陷的浅沟渠隔离特征、穿隧氧化物特征、氮化硅层及氧化硅层。其中凹陷的浅沟渠隔离特征形成于半导体基材上，且凹陷的浅沟渠隔离特征定义出浅沟渠隔离区及半导体区。而穿隧氧化物特征是设在半导体基材上的半导体区内。氮化硅层是设在半导体基材上，且位于穿隧氧化物特征及凹陷的浅沟渠隔离特征上。至于氧化硅层则位于浅沟渠隔离区内，且穿插介于凹陷的'浅沟渠隔离特征及氮化硅层之间，氧化硅层将氮化硅层从半导体基材的侧壁隔离出来。
借由上述技术方案，本发明制造微电子装置的方法及应用此方法的半导体装置至少具有下列优点及有益效果本发明在目前的非平面型与非门存储器架构中，借着减少半导体装置中电荷维持的考量，可以改善半导体装置整体效率的表现。
综上所述，本发明是有关于一种制造微电子装置的方法及应用此方法的半导体装置。该制造微电子装置的方法，包括形成凹陷的浅沟渠隔离(Shallow Trench Isolation; STI)特征于半导体基材中，并定义半导体区于多个凹陷的STI特征的相邻二者间；形成穿隧介电特征于半导体区内；形成氮化物层于凹陷的STI特征及穿隧介电特征上；蚀刻氮化物层以形成氮化物开口于凹陷的STI特征内；通过氮化物开口部分地移除凹陷的STI特征，而产生介于氮化物层与凹陷的STI特征间的间隙；以及形成第一介电材料于氮化物层的表面，密封氮化物开口。本发明还提供了一种应用此方法的半导体装置。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
7上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。


图1至图8是本发明的半导体存储器装置的寿交佳实施例的各个制程阶段的剖面示意图。
100:半导体存储器装置112:半导体脊(半导体岛)116:穿隧氧化物特征119:非共形聚合物层122:间隙124b:薄介电层126:介电层130:多晶硅层
110:硅基材114:隔离结构118:氮化物储存层120:开口124a:薄介电层124c:薄介电层128:孔洞
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的制造微电子装置的方法及应用此方法的半导体装置其具体实施方式
、方法、步骤、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参阅图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。
本发明的一些实施例将详细描述如下。然而，除了以下描述外，本发明还可以广泛地在其他实施例施行，并且本发明的保护范围并不受实施例的限定，其以权利要求的保护范围为准。再者，为提供更清楚的描述及更容易理解本发明，图式内各部分并没有依照其相对尺寸绘图，某些尺寸与其他相关尺度相比已经被夸张；不相关的细节部分也未完全绘示出，以求图式的简洁。
在非易失性存储器装置中，与非门存储器单元具有包括效率佳及缩小尺寸在内的各种好处。目前，非平面型与非门存储器架构在使用上是具有一类似鳍式场效晶体管(FinFET Transistors)的结构，且具有凹陷的浅沟渠隔离结构。然而，作为电荷撷取(Charge Trap)的与非门存储器单元的氮化硅层直接与浅沟渠隔离的氧化物材料接触，且增加电荷维持的考量。本发明提供一种与上述问题有关的非平面型存储器单元及其制造方法。
图1至图8是本发明的半导体存储器装置的较佳实施例的各个制程阶段的剖面示意图。非平面型半导体存储器装置IOO及其制造方法请参阅图1至图8的整体叙述如下。
请参阅图1所示，本发明较佳实施例的半导体存储器装置100,包括硅基材IIO。在其他实施例中，硅基材110可以选择性或额外地包括其他如锗(Germanium)、砷化镓(Gallium Arsenic)及钻石的半导体材料。
半导体存储器装置100,亦包括半导体脊(Semiconductor Ridges;或称半导体岛)112以及隔离结构114。 二相邻半导体脊之间穿插有一隔离结构。半导体脊112包含有硅。半导体脊亦包括有设计成具有各种功能特征的各种掺杂特征，例如源极与漏极区，其中各种掺杂特征是以掺杂方法，例如离子植入，于适当的制程步骤中加以形成。隔离结构114是由半导体脊112的顶面向下凹陷。隔离结构114包含有氧化硅。隔离结构可选择性地包含氧化硅、氮化硅及氮氧化硅的各种组合。在一实施例中，半导体脊112与隔离结构114是由现有习知称为浅沟渠隔离的制程所形成。在浅沟渠隔离的方法中，半导体晶圓利用干式及/或湿式蚀刻制程形成各种沟渠与半导体脊。然后沟渠中以包括化学气相沉积(Chemical Vapor D印osition; CVD)法在内的制程填入如氧化硅的介电材料。例如，利用高密度等离子体化学气相沉积(High Density Plasma CVD; HDPCVD)法将氧化硅填入沟渠中。在另一实施例中，高深宽比制程化学气相沉积法(High Aspect Ratio ProcessCVD; HARP,由应用材料公司所发展)是使用臭氧-四乙氧基硅烷(0zone-Tetraethyl 0rthosilicate; 0zone-TE0S)前驱物将氧化石圭填入沟渠中。填充隔离沟渠使得隔离结构114由半导体脊112的顶表面向下凹陷。在一实施例中，填充隔离沟渠，然后以选择性蚀刻移除填充物形成凹陷的隔离结构(沟渠隔离结构)114。在一实施例中，将每个半导体脊配置以形成多数个与非门存储器单元于一直线上，故其可称为与非串(NANDString)。在图1中仅绘示二个与非串的实施例来作为说明之用。
同样请参阅图l所示，半导体存储器装置IOO，亦可包括设置在半导体脊112上的穿隧氧化物(tunnel oxide)特征116。为了具有适当的穿隧效应(Tunneling Effeet)，穿隧氧化物特征116包括有根据装置的设计的预设厚度。在各种实施例中，穿隧氧化物特征116是利用热氧化(ThermalOxidation)或基根氧化(Radical Oxidation)制程来制造，因此能够自我对准(Self-Aligned)半导体脊。穿隧氧化物特征116可以选择性地藉由沉积一氧化硅层，然后利用微影蚀刻法图案化氧化硅层来制造。在其他实施例中，为了最佳化穿隧效应及装置的完整性，穿隧氧化物特征包括有多数层。
半导体存储器装置100，更包括有氮化物储存层118，设置在穿隧氧化物
9特征116及凹陷的隔离结构114上。氮化物储存层118包括有氮化硅。在更进一步的实施例中，氮化物储存层118包括一具有导电性的高硅含量的氮化硅(Silicon-Rich Nitride)层。制造氮化物储存层的其中一种方法是利用包含六氯石圭烷(Hexachlorodisilane; HCD， Si2Cl6)， 二氯石圭曱烷(Dichlorosi lance ; DCS , SiH2Cl2 ), 双^叉丁基氨基娃烷(Bis (TertiaryButyAmino)Silane(BTBAS，C8H22N2Si))， 及 乙 石圭 烷(Disilane; DS， Si2H6)的前驱物的化学气相沉积制程。调整前驱物的分压或其对应的流率可使氮化物储存层中硅/氮化物达到预期的比例。
请参阅图4所示，蚀刻氮化物储存层118以形成开口 12 0于凹陷的隔离结构的区域之内，使得一与非串独立于另一个之外。在一实施例中，应用在氮化物储存层118蚀刻中的蚀刻制程更进一步包括图2及图3描述的自我对准蚀刻制程。请参阅图2所示，为了蚀刻氮化硅，非共形聚合物层(Non-Conformal Polymer Layer) 119沉积在半导体存储器装置100上以形成自我对准遮罩(Mask)。然后，请参阅图3所示，使用自我对准遮罩，将等离子体干蚀刻(plasma dry etching)制程应用于半导体存储器装置100上，以蚀刻介于相邻与非串之间的氮化物储存层118。在一实施例中，氮化硅蚀刻制程使用含氟的等离子体。接着，藉由干式剥除法(Dry Ashing)及/或湿式清洗(Wet Cleaning)移除自我对准遮罩。请参阅图4所示，形成氮化物储存层118中的开口，以将相邻的与非串由另一个中隔离。开口 120可选择性地藉由使用微影图案化制程形成光阻图案，然后使用光阻图案作为蚀刻遮罩蚀刻氮化硅层来制造。
请参阅图5所示， 一蚀刻制程(如湿蚀刻)被应用于半导体存储器装置100上，通过开口 120部分地移除隔离结构114的特征，在半导体脊112间水平地形成间隙122。在一实施例中，使用緩冲氢氟酸(BufferedHydrofluoric Acid; HF)蚀刻二氧化硅的隔离特征以形成间隙122。
请参阅图6所示，形成一薄介电层124于氮化物储存层118的表面。更特别的是，薄介电层124a是形成于氮化物储存层118的上表面，且薄介电层124b是形成于氮化物储存层118的下表面。此外，薄介电层124c亦形成于间隙中的半导体脊112的侧壁。在一实施例中，薄介电层124包括有氧化硅。在更进一步的实施例中，氧化硅的薄介电层是利用基根氧化制程
来将一部分的氮化物储存层氧化成硅氧化层所形成。
请参阅图7所示，介电层126是形成于氮化物储存层118的表面。在一实施例中，介电层126是形成于薄介电层124上，使得开口 120被密封，产生水平介于半导体脊112之间，以及垂直介于氮化物储存层118与隔离结构114之间的孔洞(Voids) 128。在一实施例中，介电层126是形成于薄介电层124的各个不同部位上，包括薄介电层124a上面部分，薄介电层124b
10下面部分，以及薄介电层124c的侧壁部分。介电层126是经由开口 120而 形成于开口与孔洞中的薄介电层124之上。另外，介电层126同时形成于隔 离结构114上。在一实施例中，介电层126包含有高温氧化物(High Temperature Oxide; HT0)。在更进一步的实施例中，氧化硅是利用化学气相 沉积制程，例如低压化学气相沉积(Low Pressure CVD; LPCVD)法，配合高沉 积温度所形成。在一实施例中，化学气相沉积法的温度实质高于750°C。例 如，化学气相沉积法的温度是实质介于75(TC与IIO(TC之间。
在一实施例中，使用基根氧化制程于半导体存储器装置IOO上，将氮化 物储存层118 —部分转换成氧化硅，以作为除了高温氧化层的介电层126 之外，氧化物/氮化物/氧化物(Oxide-Nitride-Oxide; ONO)结构的上部氧 化物的一部分。利用基根氧化制程配合调整过的处理参数可使氧化物/氮化 物/氧化物结构的上部氧化物达到预定的厚度。
请参阅图8所示，多晶硅层130是沉积在氧化物层的介电层126上，且 更进一步图案化以形成栅极电极。在一实施例中，栅极电极可利用化学气 相沉积法来形成，在沉积后施以掺杂。栅极电极的形成可包括其他如用于 多晶硅掺杂的离子植入及/或用于硅化作用(Silicidation)的退火制程。在 化学气相沉积制程中，多晶硅层可选择性地以临场(In-Situ)掺杂方式来形 成。在其他实施例中，间隔件(Spacers)可以相邻地形成在多晶硅栅极电极 旁。在间隔件的沉积过程中，密封的孔洞可完全或部分地加以填充。
其他制程可用来形成各种的装置特征，例如离子植入制程可用来形成 源极与漏极特征。在其他实施例中，硅化作用制程应用于源极与漏极特征 中，以形成具有降低的接触电阻的金属硅化物。硅化作用制程可同时应用在 多晶硅栅极电极与源极/漏极区中。
因此，本发明提供一种整合式存储器电路及其制造方法。形成的存储 器装置包括具有氮化物储存特征的与非门存储器单元，其中氮化物储存特 征是完全由高品质的高温氧化物介电材料及/或基根氧化制程的氧化物所 封装。藉此可减少或消除与沟渠隔离特征及氮化物储存层之间的直接接触 有关的电荷维持及可靠度问题。在此精神与范围内的其他各种变化均与本 发明相一致且落入本发明的范围中。例如，使用本方法形成具有低溢漏问 题的与非门存储器单元。本方法亦可使用在具有类似的型态与溢漏问题的 其他应用中。本发明可用来形成硅/氧化物/氮化物/氧化物/硅 (Silicon-Oxide-NUride-Oxide-Silicon; S0N0S)与非门存储器单元。在 其他实施例中，此方法同样地可用来形成硅-氧化物-氮化硅-三氧化二 铝 - 氮化钽(Si-Oxide-SiN-AhO厂TaN; TANOS)与非门存储器单元。例如，形 成于氮化物储存层上的上部氧化物层包括三氧化二铝，其是一具有高介电 系数的介电材料。在其他实施例中，栅极电极包含具有高工作功能及/或在字线抹除过程中具有较低的电子穿隧效应的金属或金属合金(例如氮化
钽;TaN)。栅极电极可额外或选择性地包括如鴒及氮化鴒的其他适当的导电 材料。
在另一实施例中，硅基材110可包括复合半导体材料，例如碳化硅、砷 化镓、砷化铟及磷化铟。硅基材110可包括合金半导体材料，例如硅锗、硅 锗碳化物(Silicon Germanium Carbide)、磷砷化镓(Gallium Arsenic Phosphide)及镓铟磷化合物(Gallium Indium Phosphide)。硅基材110亦 可包括位于绝缘结构上的半导体材料，例如绝缘层上覆硅 (Silicon-0n-Insulator;S0I)基材。在另一实施例中，硅基材110包括复合 硅结构或多层复合半导体材料的结构。半导体装置更可包括其他功能装置 及/或伪特征(Dummy Features)。例如，半导体装置包括金属氧化物半导体 场效晶体管(MOSFET)或其他型式的晶体管，如鳍式场效晶体管(FinFET)，横 向扩散金属氧化物半导体(Lateral Diffused M0S; LDM0S),垂直扩散金属 氧化物半导体(Vertical Diffused M0S; VDM0S),及/或应变金属氧化物半 导体(Strained M0S)结构。在另一实施例中，可于基材中干蚀刻一沟渠，以 热氧化物衬设前述的沟渠，然后以如氧化硅、氮化硅或氮氧化硅的绝缘材料 填充前述的沟渠，以形成浅沟渠隔离结构。填充的沟渠可具有多层结构，例 如高密度等离子体化学气相沉积(High Density Plasma CVD;匿CVD)氧化 珪及未掺杂娃玻璃(Undoped Silica Glass; USG)。
本发明的半导体装置更包括配置并结合形成集成电路的各种导电特 征。在一实施例中，半导体装置包括作为垂直连通的接触窗与介层窗，以及 作为水平布线的金属线，整体称为多层内连线。在一实施例中，多层内连线 可包括使用于0. 18mm或更大尺寸的技术节点的铝、铝/硅/铜合金、钛、氮 化钛、钨、多晶硅、金属硅化物或前述材料的组合。铝内连线可利用溅镀 (Sputtering)法、化学气相沉积法、或前述技术的组合来沉积。其他制造 制程(包括微影和蚀刻)可用来图案化导电材料以作为垂直(介层窗和接触 窗)及水平连通(传导线)。还有其他如热退火的制造制程可用来形成金属硅 化物。在其他实施例中，可使用铜多层内连线，其中铜多层内连线包括使 用于0. 18mm或更小尺寸的技术节点的铜、铜合金、钛、氮化钛、钽、氮化 钽、鴒、多晶硅、金属硅化物或前述材料的组合。铜多层内连线可使用现 有习知的双镶嵌(Dual Damascene)制程来形成。
因此，本发明提供一种制造微电子装置的方法。此方法包括形成沟 渠与半导体脊于半导体基材上，其中每个沟渠是穿插介于二个半导体脊之
间；以第一介电材料填充沟渠形成凹陷的隔离特征于沟渠中；使用第二介电 材料形成穿隧介电特征(Tunnel Dielectric Features)于半导体脊上；形成 氮化物层于凹陷的隔离特征与穿隧介电特征上；蚀刻氮化物层，在每个沟渠上形成一氮化物开口 ，以暴露出沟渠中相对应的凹陷的隔离特征；通过氮化 物开口部分地移除凹陷的隔离特征，在沟渠及氮化物层之下产生间隙；以及 形成第三介电材料于氮化物层的表面及半导体脊的侧壁，密封氮化物开口 。
在本发明的一实施例中，此方法更包括在部分地移除凹陷的隔离特 征后，形成第三介电材料前，形成薄介电层于氮化物层的表面及半导体脊的 侧壁。薄介电层的形成可包括使用基根氧化制程形成薄氧化硅层。在其他 实施例中，以第一介电材料填充沟渠的步骤包括使用化学气相沉积法。以第 一介电材料填充沟渠的步骤可包括利用高密度等离子体化学气相沉积法形 成氧化硅。第二介电材料可包括氧化硅。氮化物层的形成可包括形成高硅 含量的氮化硅层。氮化物层的蚀刻可包括应用自我对准蚀刻制程。在一实 施例中，自我对准蚀刻制程包括形成作为自我对准遮罩的非共形聚合物材 料层(Non-Conformal Polymeric Material Layer)于氮化物层上；在沟渠中 利用等离子体干蚀刻切穿氮化物层；以及移除非共形聚合物材料层。部分 地移除凹陷的隔离特征的步骤中可包括通过氮化物开口施以湿蚀刻于凹陷 的隔离特征上。形成第三介电材料的步骤中可包括形成高温氧化物。
本发明亦提供了一种制造微电子装置方法的其他实施例。此方法包 括形成高硅含量的氮化硅层于具有硅结构及介电区的半导体基材上，其中 每个硅结构是穿插介于相邻介电区之间，且介电区包含有第一介电材料；蚀 刻高硅含量的氮化硅层以形成高硅含量的氮化硅层的开口于介电区之 内；通过开口蚀刻介电区中的第一介电材料，以形成硅结构之间的间隙；以 及形成第二介电材料于高硅含量的氮化硅层及硅结构的侧壁上。
在上述方法的一实施例中，形成第二介电材料的步骤包括使用基根氧 化制程形成薄氧化硅层；以及形成高温氧化物于薄氧化硅层上。在其他实 施例中，此方法更包括在形成高硅含量的氮化硅层前，形成穿隧介电特征 于硅结构上。
本发明亦提供了一种半导体装置。此半导体装置包括:形成于基材上的 多数个半导体特征；形成于基材上的多数个隔离特征，其中每个半导体特 征是穿插介于相邻二个隔离特征之间，且多数个隔离特征是由半导体特征 的顶表面向下凹陷；氮化硅层，设在半导体特征与隔离特征上；以及氧化 硅层，穿插介于氮化硅层与隔离特征之间，氧化硅层是用来从氮化硅层中隔 离相邻的半导体特征。
在本发明的半导体装置的各种实施例中，氧化硅层可包括高温氧化物 层。氧化硅层更可包括使用基根氧化制程形成于高温氧化物层与氮化硅层 之间的薄氧化硅层。氧化硅层可设置用来定义介于氧化硅层与一隔离特征 之间的孔洞。氮化硅层可包括具有导电性的高硅含量的氮化硅。半导体装 置更可包括设在氮化硅层上的介电特征，其中介电特征包括氧化硅及氧化铝其中之一。半导体装置更可包括设在介电特征上的栅极电极，其中栅极
电极包括掺杂多晶硅(Doped Poly-Silicon)、氮化钛、钨及氮化钨其中之 一。在其他实施例中，半导体装置包括类鳍式场效晶体管存储器单元。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所 作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1、一种制造微电子装置的方法，其特征在于其至少包括以下步骤形成多数个凹陷的浅沟渠隔离特征于一半导体基材中，并定义一半导体区于该些凹陷的浅沟渠隔离特征的相邻二者间；形成一穿隧介电特征于该半导体区之内；形成一氮化物层于该些凹陷的浅沟渠隔离特征及该穿隧介电特征上；蚀刻该氮化物层，以形成多数个氮化物开口于该些凹陷的浅沟渠隔离特征内；通过该些氮化物开口来部分地移除该些凹陷的浅沟渠隔离特征，而产生介于该氮化物层及该些凹陷的浅沟渠隔离特征间的多数个间隙；以及形成一第一介电材料于该氮化物层的多数个表面，并密封该些氮化物开口。
2、 根据权利要求1所述的制造微电子装置的方法，其特征在于更至少 包括在该部分地移除该些凹陷的浅沟渠隔离特征的步骤后；及该形成该 第一介电材料的步骤前，形成一薄介电层于该氮化物层的该些表面及该半 导体基材的多数个侧壁。
3、 根据权利要求2所述的制造微电子装置的方法，其特征在于其中所 述的形成一薄介电层的步骤包括使用基^f艮氧化制程形成一薄氧化硅层。
4、 根据权利要求1所述的制造微电子装置的方法，其特征在于其中所 述的形成多数个凹陷的浅沟渠隔离特征的步骤包括形成多数个沟渠于该半导体基材中；以及 以化学气相沉积法将 一 第二介电材料填充于该些沟渠中； 其中该以化学气相沉积法将该第二介电材料填充于该些沟渠的步骤包 括以高密度等离子体化学气相沉积法形成氧化硅。
5、 根据权利要求1所述的制造微电子装置的方法，其特征在于其中所 述的穿隧介电特征包括有氧化硅。
6、 根据权利要求1所述的制造微电子装置的方法，其特征在于其中所 述的形成一氮化物层的步骤包括形成一 高硅含量的氮化硅层。
7、 根据权利要求1所述的制造微电子装置的方法，其特征在于其中所 述的蚀刻该氮化物层的步骤包括形成一非共形聚合物层于该氮化物层上，其中该非共形聚合物层是一 自我对准遮罩；利用等离子体干蚀刻切穿位于该些凹陷的浅沟渠隔离特征上的该氮化 物层；以及移除该非共形聚合物层。
8、 根据权利要求1所述的制造微电子装置的方法，其特征在于其中所 述的部分地移除该些凹陷的浅沟渠隔离特征的步骤包括通过该氮化物开 口施以湿蚀刻于该些凹陷的浅沟渠隔离特征上。
9、 一种制造微电子装置的方法，其特征在于其至少包括以下步骤 提供一硅基材，其中该硅基材具有位于一介电区中的 一 凹陷的沟渠隔离特征，及位在相邻于该介电区的一硅结构区中的一硅结构特征； 形成一 穿隧介电特征于该硅基材上的该硅结构区之内； 形成一 高硅含量的氮化硅层于该硅基材上； 蚀刻该高硅含量的氮化硅层以形成一开口于该介电区之内； 通过该开口蚀刻该凹陷的沟渠隔离特征以形成介于该高硅含量的氮化硅层及该凹陷的沟渠隔离特征之间的一间隙；以及形成一第 一介电材料于该高硅含量的氮化硅层，及该硅结构特征的侧壁上。
10、 根据权利要求9所述的制造微电子装置的方法，其特征在于其中所 述的形成一第一介电材料的步骤包括使用基根氧化制程来形成一薄氧化硅层；以及 形成 一 高温氧化物层于该薄氧化硅层上。
11、 根据权利要求9所述的制造微电子装置的方法，其特征在于其中所 述的形成一穿隧介电特征的步骤包括形成一氧化硅层于该硅结构特征上。
12、 一种半导体装置，其特征在于其至少包括一凹陷的浅沟渠隔离特征，形成于 一 半导体基材上，其中该凹陷的浅沟 渠隔离特征定义出 一 浅沟渠隔离区及 一 半导体区；一穿隧氧化物特征，设在该半导体基材上的该半导体区之内；一氮化硅层，设在该半导体基材上，且位在该穿隧氧化物特征及该凹陷 的浅沟渠隔离特征上；以及一氧化硅层，位于该浅沟渠隔离区之内，且穿插介于该凹陷的浅沟渠隔 离特征及该氮化硅层之间，其中该氧化硅层将该氮化硅层从该半导体基材 的侧壁隔离出来。
13、 根据权利要求12所述的半导体装置，其特征在于其中所述的氧化 硅层是设置来定义介于该氧化硅层与该凹陷的浅沟渠隔离特征之间的一孔洞。
14、 根据权利要求12所述的半导体装置，其特征在于其中所述的氮化 硅层包括具有导电性的高硅含量的氮化硅。
15、 根据权利要求12所述的半导体装置，其特征在于更包括 一介电特 征,设在该氮化硅层上，其中该介电特征包括氧化硅及氧化铝的其中之一。
全文摘要
本发明是有关于一种制造微电子装置的方法及应用此方法的半导体装置。该制造微电子装置的方法包括以下步骤形成多个凹陷的浅沟渠隔离特征于半导体基材中，定义半导体区于该些凹陷的浅沟渠隔离特征的相邻二者间；形成穿隧介电特征于半导体区内；形成氮化物层于该些凹陷的浅沟渠隔离特征及穿隧介电特征上；蚀刻氮化物层，形成多个氮化物开口于该些凹陷的浅沟渠隔离特征内；通过该些氮化物开口部分地移除该些凹陷的浅沟渠隔离特征，产生介于氮化物层及该些凹陷的浅沟渠隔离特征间的多个间隙；及形成第一介电材料于氮化物层的多个表面，密封该些氮化物开口。该半导体装置包括凹陷的浅沟渠隔离特征穿隧氧化物特征；氮化硅层；及氧化硅层。
文档编号H01L21/76GK101630653SQ200910000109
公开日2010年1月20日 申请日期2009年1月5日 优先权日2008年7月14日
发明者吴俊沛, 李俊鸿, 许俊豪, 谢佳达 申请人:台湾积体电路制造股份有限公司