半导体装置的利记博彩app

专利名称：半导体装置的利记博彩app
技术领域：
本发明涉及半导体装置，更具体涉及具备高耐压半导体装置即IGBT(绝缘栅双极 型晶体管Insulated Gate Bipolar Transistor)的半导体装置。
背景技术：
在控制超过数百伏(V)的电压的高耐压半导体装置(功率器件)的领域中，由于 其所处理的电流也较大，要求抑制发热即损耗的元件特性。此外，作为控制这些电压/电流 的栅极的驱动方式，优选驱动电路小，且其中的损耗小的电压驱动元件。近年来，由于上述那样的原因，在该领域中作为可以电压驱动且损耗少的元件，成 为主流的是绝缘栅双极型晶体管，即IGBT。该IGBT的结构为可以降低M0S(金属氧化物半 导体Metal OxideSemiconductor)晶体管的漏极的杂质浓度而确保耐压，同时为了降低漏 极电阻而可将漏极侧看作为二极管的结构。由于这样的IGBT中二极管进行双向动作，所以在本申请中，将IGBT的MOS晶体管 的源极侧称为发射极侧，并将漏极侧称为集电极侧。在电压驱动元件即IGBT中一般在集电极与发射极间施加数百伏的电压，该电压 由士数伏 数十伏的栅极电压控制。此外，IGBT往往用作为反相器，当栅极处于导通状态 时集电极/发射极间的电压较低，但有大电流流过，当栅极处于截止状态时无电流流动但 集电极/发射极间的电压较高。通常，由于IGBT以上述那样的模式进行动作，损耗被分为导通状态下的电流·电 压积即额定损耗和在导通状态与截止状态交替的过渡时的切换损耗。由于截止状态下的泄 漏电流·电压积非常小，所以能够忽略。另一方面，重要的是在例如负载短路时等发生异常的状态下，也防止元件的破坏。 此时，在集电极/发射极间被施加数百V的电源电压的情况下，栅极导通，会流过大电流。具有串联连接MOS晶体管与二极管的结构的IGBT中，最大电流被限制为MOS晶体 管的饱和电流。所以，在上述那样的短路时也发挥电流限制作用，能够防止在一定时间的发 热导致的元件的破坏。传统的IGBT的结构公开于例如日本特开2004-247593号公报(专利文献1)。专 利文献1的IGBT主要包括栅极电极、源极(发射极)电极、漏极(集电极)电极和η型衬 底。在η型衬底的上表面形成有沟槽，栅极电极埋入于该沟槽的内部。在η型衬底内的上 部形成有P型基极层，在P型基极层的内部形成有η+型源极层和ρ+型漏极层。η+型源极层 和P+型漏极层在η型衬底的表面互相邻接。并且栅极电极与η+型源极层及ρ型基极层，在 η型衬底的内部夹着栅极绝缘膜而相对置。发射极电极与η+型源极层及P+型漏极层电性 接触。在η型衬底的下表面形成有P+型漏极层，集电极电极在η型衬底的下表面侧与P+型 漏极层接触。在η型衬底的内部的ρ型基极层与P+型漏极层之间，埋入有η—型外延层及η 型缓冲层。η—型外延层与P型基极层及η型缓冲层接触，η型缓冲层与ρ+型漏极层接触。此外，在具有与专利文献1相同的结构的IGBT，也公开于例如日本特开
102006-49933号公报(专利文献2)、日本特开2002-359373号公报(专利文献3)、日本特开 平9-260662号公报(专利文献4)、美国专利第6，815，767号说明书(专利文献5)、美国专 利第6，953，968号说明书(专利文献6)、及美国专利第6，781，199号说明书(专利文献7)。专利文献1 日本特开2004-247593号公报专利文献2 日本特开2006-49933号公报专利文献3 日本特开2002-359373号公报专利文献4 日本特开平9-260662号公报专利文献5 美国专利第6，815，767号说明书专利文献6 美国专利第6，953，968号说明书专利文献7 美国专利第6，781，199号说明书

发明内容
在功率器件中，在一个封装模块中具有多个IGBT及二极管的芯片，多个IGBT互相 并联连接。作为在功率器件上使用的IGBT的特性，重要的是导通电压V。E(sat)的温度依赖 性。在此导通电压VCE(sat)指的是为获得任意的额定电流(密度)Jc而必需的集电极/发 射极间的电压。导通电压VCE(sat)的温度依赖性为正，即随着IGBT的温度上升而导通电压 Vce(sat)变大，这种情形适合使互相并联连接的多个IGBT动作(即，使IGBT并行动作)。 假设导通电压Vce(sat)的温度依赖性为负时，则在使IGBT并行动作的情况下，电流在导通 电压V。E(sat)低的IGBT集中。其结果，容易发生封装模块的误工作，容易引起破坏等的问 题。因而，本发明的目的在于得到适合并行动作的半导体装置。本发明的一个方面的半导体装置具备半导体衬底和元件。半导体衬底具有互相对 置的第一主表面及第二主表面。元件具有形成在第一主表面侧的栅极电极、形成在第一主 表面侧的第一电极、和与第二主表面接触地形成的第二电极。元件通过加到栅极电极的电 压而在沟道产生电场，且通过沟道的电场来控制第一电极和第二电极之间的电流。在半导 体衬底与第二电极的界面上的尖峰(spike)的密度为0以上3X IO8个/cm2以下。本发明的另一方面的半导体装置具备半导体衬底和元件。半导体衬底具有互相对 置的第一主表面及第二主表面。元件具有形成在第一主表面侧的栅极电极、形成在第一主 表面侧的第一电极、和与第二主表面接触地形成的第二电极。元件通过加到栅极电极的电 压而在沟道产生电场，且通过沟道的电场来控制第一电极与第二电极之间的电流。半导体 装置还包括形成在第二主表面的集电极区域。集电极区域具有与第二电极接触的第一导电 型的集电极扩散层；比集电极扩散层更加靠近第一主表面侧形成的第二导电型的缓冲扩散 层；以及第二导电型的漂移扩散层。漂移扩散层具有比缓冲扩散层低的杂质浓度，且与缓冲 扩散层邻接并且比缓冲扩散层更加靠近第一主表面侧形成。构成所述缓冲扩散层的杂质的 每单位面积的原子数相对于构成漂移扩散层的杂质的每单位面积的原子数的比为0. 05以 上100以下。发明效果依据本发明，得到适合并行动作的半导体装置。


图1是表示本发明实施方式1的半导体装置的结构的概略剖视图。图2是表示本发明实施方式1的半导体装置的制造方法的第一工序的概略剖视 图。图3是表示本发明实施方式1的半导体装置的制造方法的第二工序的概略剖视 图。图4是表示本发明实施方式1的半导体装置的制造方法的第三工序的概略剖视 图。图5是表示本发明实施方式1的半导体装置的制造方法的第四工序的概略剖视 图。图6是表示本发明实施方式1的半导体装置的制造方法的第五工的概略剖视图。图7是表示本发明实施方式1的半导体装置的制造方法的第六工序的概略剖视 图。图8是表示本发明实施方式1的半导体装置的制造方法的第七工序的概略剖视 图。图9是表示本发明实施方式1的半导体装置的制造方法的第八工序的概略剖视 图。图10是表示本发明实施方式1的半导体装置的制造方法的第九工序的概略剖视 图。图11是表示本发明实施方式1的半导体装置的制造方法的第十工序的概略剖视 图。图12是示意表示形成尖峰的ρ型集电极区域与集电极电极的界面的状态的剖视 图。图13是示意表示形成尖峰的ρ型集电极区域与集电极电极的界面的状态的平面 图。图14是表示本发明实施方式1的集电极/发射极间电压V。E(sat)与电流密度Je 的关系的温度依赖性的图。图15是表示本发明实施方式1的尖峰密度与导通电压的变化量的关系的图。图16是表示本发明实施方式1的器件的操作温度与Vra(Sat)的关系的尖峰密度 依赖性的图。图17是表示本发明实施方式1的集电极电极的膜厚与尖峰密度的关系的图。图18是沿着图1的XVIII-XVIII线的浓度分布。图19是沿着图1的XIX-XIX线的浓度分布。图20是表示本发明实施方式2的Cp, p/Cp, N与VeE(sat)及能量损耗Ewf的关系的 图。图21是表示本发明实施方式2的具有1200V等级(class)的耐压的IGBT的CP,P/ Cp, N与Vce (sat)及泄漏电流密度Jces的关系的图。图22是表示本发明实施方式2的Vce(sat)与Jc的关系的CP,P/CP,N依赖性的图。图23是表示本发明实施方式2的5,/^_与￥^(8站)及击穿电压BVeES的关系的图。
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图24是表示本发明实施方式2的Cs, ρ及Cp, ρ与Vce(sat)的关系的温度依赖性的 图。图25是表示本发明实施方式2的器件的操作温度与Vra(Sat)的关系的Cs,P及Cp, ρ依赖性的图。图26是表示本发明实施方式2的5 X IO15彡Cs, P、1 X IO16彡Cp, p时的Jc-Vce特性 的温度依赖性的图。图27是表示本发明实施方式2的5 X IO15 > Cs, P、1 X IO16 > Cp, p时的Jc-Vce特性 的温度依赖性的图。图28是表示本发明实施方式2的Dp,n或Dn_与Vce (sat)及BVces的关系的图。图29是沿着图1的XVIII-XVIII线的浓度分布的其它例子。图30是表示本发明实施方式2的SN /Sn与Vce (sat)的关系的图。图31是表示本发明实施方式2的相距第二主表面的深度χ与V。E(sat)的关系的 图。图32是表示本发明实施方式2的τ χ/ τ N_与Vce (sat)的关系的图。图33是表示一例本发明实施方式2的相距第二主表面的深度χ与载流子寿命的 关系的图。图34是表示本发明实施方式2的激光退火的输出及扩散炉的温度与载流子寿命 的关系的图。图35是表示本发明实施方式2的离子注入量与载流子激活率、Vce(sat)及BVces的 关系的图。图36是示意表示本发明实施方式3的半导体衬底的第二主表面的放大剖视图。图37是表示本发明实施方式3的中心线平均粗糙度Ra及最大高度Rmax与破坏强 度及载流子寿命的关系的图。 图38是表示本发明实施方式3的Ra及Rmax与Jces及Vce (sat)的关系的图。图39是表示本发明实施方式4的半导体装置的MOS晶体管部分的结构的剖视图。图40是表示本发明实施方式4的半导体装置的第一变形例的结构的剖视图。图41是表示本发明实施方式4的半导体装置的第二变形例的结构的剖视图。图42是表示本发明实施方式4的半导体装置的第三变形例的结构的剖视图。图43是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图44是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图45是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图46是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图47是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图48是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图49是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图50是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图51是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图52是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图53是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。
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图54是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图55是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图56是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图57是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图58是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图59是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图60是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图61是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图62是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图63是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图64是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图65是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图66是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图67是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图68是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图69是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图70是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图71是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图72是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图73是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图74是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图75是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图76是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图77是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图78是表示本发明实施方式5的MOS晶体管结构的派生结构的概略剖视图。图79是表示本发明实施方式6的平面栅型IGBT的各种结构的概略剖视图。图80是表示本发明实施方式6的平面栅型IGBT的各种结构的概略剖视图。图81是表示本发明实施方式6的平面栅型IGBT的各种结构的概略剖视图。图82是表示本发明实施方式6的平面栅型IGBT的各种结构的概略剖视图。图83是表示本发明实施方式6的平面栅型IGBT的各种结构的概略剖视图。图84是示意表示图79 图83所示结构中的栅极电极5a的正下方的载流子(η 型杂质)的浓度分布的图。图85是表示形成η型杂质扩散区域时和不形成时的Vce与Jc的关系的图。图86是表示本发明实施方式6的SN14a/SN_与Vce (sat)、Jc, Break及VG, Break的关系的 图。图87是表示本发明实施方式7的半导体装置的布局的平面图。图88是沿着图87的LXXXVIII-LXVI11线的剖视图。图89是沿着图87的LXXXIX-LXXXIX线的剖视图。图90是沿着图88的XC-XC线的杂质浓度分布。
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图91是表示本发明实施方式7的Y/X与BV。es的关系的图。图92是表示本发明实施方式7的Dt与BVces的关系以及Dt与EP/es或EP/N_的关系 的图。图93是表示本发明实施方式7的DT, Pwell与BVeES及Δ BVces的关系的图。图94是表示本发明实施方式7的平面栅型IGBT的各种结构的概略剖视图。图95是表示本发明实施方式7的平面栅型IGBT的各种结构的概略剖视图。图96是表示Wcs及Xcs与Vce及Esc的关系的图。图97是表示本发明实施方式7的半导体装置的η型发射极区域3及ρ+杂质扩散 区域6的布局的平面图。图98是表示本发明实施方式7的半导体装置的η型发射极区域3及ρ+杂质扩散 区域6的布局的变形例的平面图。图99是表示本发明实施方式7的α与Vce (sat)及Esc的关系的图。图100是示意表示本发明实施方式8的栅极焊盘的布局的平面图。图101是用于说明栅极电压的振荡现象的图。图102是用于说明栅极电压的振荡现象的图。图103是示意表示本发明实施方式9的对IGBT的主结(mainjunction)施加了比 击穿电压稍低的反向偏压时的沿着图1的XIX-XIX线的电场强度分布的图。图104是表示本发明实施方式9的接合面的电场强度与击穿电压的关系的图。附图标记说明1 η—漂移层；Ia栅极用沟；Ib发射极用沟；2p型主体(body)区域；3η型发射极 区域或η型杂质扩散区域；4、4a栅极绝缘膜；4b发射极用绝缘膜；4b发射极用绝缘膜；5导 电层；5a栅极电极；5b发射极用导电层；6p+杂质扩散区域；7η型缓冲区域；7a η型中间层； 8ρ型集电极区域；9、22Α、22Β 绝缘膜；9a接触孔；10势垒金属(barrier metal)层；11 发射极电极；Ila栅极电极布线；12、12a集电极电极；14、14a η型杂质扩散区域；15钝化 膜；21a、21b硅化物层；28栅极焊盘；28a电阻体；31掩模层；32、33硅氧化膜；32a牺牲氧化 膜；41p型杂质扩散区域。
具体实施例方式以下，根据附图，对本发明的实施方式进行说明。(实施方式1)图1是表示本发明实施方式1的半导体装置的结构的概略剖视图。参照图1，在 设想半导体装置具有例如600 6500V的耐压时，本实施方式的半导体装置是在具有50 800 μ m的厚度、的半导体衬底形成的沟槽型IGBT。半导体衬底具有互相对置的第一主表 面(上表面)及第二主表面(下表面)。在设想半导体装置具有例如600 6500V的耐压 时，n_漂移层(漂移扩散层)1具有IX IO12 IX IO15CnT3的浓度。在该半导体衬底的第一 主表面侧，形成有例如浓度约为IXlO15 IXlO18cnT3且相距第一主表面的扩散深度约为 1.0 4. Ομπι的由ρ型半导体构成的ρ型主体区域2。在ρ型主体区域2 (主体扩散层)内 的第一主表面，形成有例如浓度为IXlO18 lX102°cm_3且相距第一主表面的扩散深度约 为0. 3 2. 0 μ m的由η型半导体构成的η型发射极区域3。以与该η型发射极区域3 (第二发射极扩散层)相邻的方式在第一主表面形成例如1 X IO18 1 X IO20Cm-3左右的浓度且 相距第一主表面的扩散深度为η型发射极区域3的深度以下的，用于取得对ρ型主体区域 2的低电阻接触的P+杂质扩散区域6 (第一发射极扩散层)。在第一主表面，形成有穿过η型发射极区域3和ρ型主体区域2而达到η_漂移层 1的栅极用沟la。该栅极用沟Ia相距第一主表面具有例如3 10 μ m的深度，栅极用沟Ia 的节距例如为2. 0 μ m 6. 0 μ m。在该栅极用沟Ia的内表面形成有栅极绝缘膜4a。该栅 极绝缘膜4a为了提高例如栅极绝缘膜的特性、可靠度及器件成品率，而具有用CVD法形成 的硅氧化膜和用热氧化法形成的硅氧化膜或者在Si/Si02界面有氮偏析的硅氮氧化膜的叠 层结构。以埋入栅极用沟Ia内的方式，形成例如以高浓度导入磷的多晶硅或由1/11512等 金属材料构成的栅极电极5a。此外，为了栅极电极5a的低电阻化而在栅极电极5a的表面 形成硅化物层(例如TiSi2、CoSi等)也可。在该栅极电极5a的上表面，形成例如由硅氧 化膜构成的绝缘膜22A。此外栅极电极5a与提供栅极电位G的控制电极电连接。此外，栅 极电极5a也可以形成在第一主表面侧。如此由栅极用沟la、栅极绝缘膜4a和栅极电极5a构成栅极沟槽。此外由n_漂移 层1、η型发射极区域3和栅极电极5a构成以η—漂移层1为漏极、以η型发射极区域3为 源极、以夹着栅极绝缘膜4a而与栅极电极5a对置的ρ型主体区域2的部分为沟道的绝缘 栅型场效应晶体管部(在此，MOS晶体管)。即，该MOS晶体管通过施加在栅极电极5a的电 压而在沟道产生电场，且通过沟道的电场来控制发射极电极11与集电极电极12之间的电 流。在第一主表面配置有多个该MOS晶体管。在第一主表面上，形成有例如由硅酸盐玻璃构成的绝缘膜9和由用CVD法形成的 硅氧化膜构成的绝缘膜22B，在这些绝缘膜9、22B设有达到第一主表面的接触孔9a。以沿 着接触孔9a的内表面及绝缘膜9、22B的上表面的方式形成势垒金属层10。在该势垒金属 层10与半导体衬底相接触的部分形成有硅化物层21a。经由该势垒金属层10及硅化物 层21a，在η型发射极区域3及ρ+杂质扩散区域6电连接提供发射极电位E的发射极电极 11 (第一电极)。此外，发射极电极11形成在第一主表面侧即可。此外，在半导体衬底的第二主表面侧形成有ρ型集电极区域8 (集电极扩散层)和 η型缓冲区域7 (缓冲扩散层)。在ρ型集电极区域8电连接提供集电极电位C的集电极电 极12 (第二电极)。集电极电极12形成在半导体衬底的第二主表面侧，提供集电极电位C。 该集电极电极12的材质为例如铝化合物。η型缓冲区域7比ρ型集电极区域8更加靠近 第一主表面侧形成。η_漂移层1具有比η型缓冲区域7低的杂质浓度，且与η型缓冲区域 7邻接而位于比η型缓冲区域7更加靠近第一主表面侧的位置。由ρ型集电极区域8、η型 缓冲区域7和η—漂移层1构成集电极区域。特别是通过设置η型缓冲区域7，与没有η型缓冲区域7的情况相比，主结泄漏特 性减少、耐压上升。此外，在断开时的Ie的波形中尾电流变少，其结果，切换损耗(Etw)减 少。此外，η型缓冲区域7的扩散深度变浅的原因在于在MOS晶体管侧形成杂质扩散 区域之后形成η型缓冲区域7。S卩，其原因在于为了抑制对MOS晶体管侧的杂质扩散区域 的高温热处理产生的负面影响，而在形成η型缓冲区域7时，使用如低温退火技术或者激光
16退火那样的使局部成为高温的退火技术。在本实施方式的半导体装置中，例如反相器连接时，以发射极电位为基准，控制电 极的栅极电位G是设定为在截止状态下为-15V、在导通状态下为+15V的脉冲状的控制信 号，集电极电极12的集电极电位C为按照栅极电位G而大致将电源电压设为饱和电压之间 的电压。下面，对本实施方式的制造方法进行说明。图2 图11是将本发明实施方式1的半导体装置的制造方法按工序顺序表示的 概略剖视图。首先参照图2，在包含η—漂移层1的半导体衬底的第一主表面形成例如峰值 浓度为IX IO15 IX 1018cm_3、相距第一主表面的扩散深度为1.0 4.0μπι的ρ型主体区 域2。接着，在第一主表面上形成掩模层31。参照图3，对掩模层31进行构图。以该构图后的掩模层31为掩模，通过实施例如 离子注入等，在P型主体区域2内的第一主表面形成表面浓度为1. 0 X IO18 1. 0 X IO20Cm-3, 相距第一主表面的扩散深度为0. 3 2. 0 μ m的η型发射极区域3。其后，除去掩模层31。参照图4，在第一主表面上，依次形成例如经热氧化而形成的硅氧化膜32和用CVD 法形成的硅氧化膜33。该硅氧化膜32、33是通过普通的照相制版技术及蚀刻技术来构图 的。以该构图后的硅氧化膜32、33为掩模，对半导体衬底实施各向异性蚀刻。由此，形成穿 过η型发射极区域3和ρ型主体区域2而达到η—漂移层1的栅极用沟la。参照图5，通过进行各向同性等离子体蚀刻及牺牲氧化等的处理，栅极用沟Ia的 开口部和底部变成圆形，且栅极用沟Ia的侧壁的凹凸被平坦化。此外通过上述的牺牲氧 化，在栅极用沟Ia的内表面牺牲氧化膜32a形成为与热氧化膜32成一体。如此通过实施 各向同性等离子体蚀刻及牺牲氧化，可以提高形成在栅极用沟Ia的内表面的栅极绝缘膜 的特性。其后，除去氧化膜32、32a、33。参照图6，通过上述氧化膜的除去，而露出半导体衬底的第一主表面及栅极用沟 Ia的内表面。参照图7，以沿着栅极用沟Ia的内表面及第一主表面的方式，形成例如由硅氧化 膜构成的栅极绝缘膜4a。以埋入栅极用沟Ia内的方式，在整个表面形成例如由以高浓度 导入磷的多晶硅或者对没有导入杂质的多晶硅利用离子注入来导入磷的材料或W(钨)/ TiSi2(钛硅化物)等的金属材料构成的导电层5。此外作为栅极绝缘膜4a，为了提高作为栅极绝缘膜的特性、可靠度及器件成品率， 而优选使用由用CVD法形成的硅氧化膜和经热氧化形成的硅氧化膜或者在硅与氧化硅的 界面偏析氮的氮氧化膜构成的叠层结构。其后，通过普通的照相制版技术及蚀刻技术，来对导电层5进行构图。参照图8，通过该构图，导电层残留在栅极用沟Ia内，由此形成栅极电极5a。在此， 为了栅极电极5a的低电阻化而在栅极电极5a的表面形成硅化物层(例如TiSi2、C0Si等) 也可。其后，通过栅极电极5a的上表面的氧化，形成例如由硅氧化膜构成的绝缘膜22A。其 后，形成例如第一主表面的表面浓度为1.0X1018 1.0X102°cm_3、相距第一主表面的扩散 深度比η型发射极区域3浅的ρ+杂质扩散区域6。参照图9，在第一主表面上依次形成例如由硅酸盐玻璃构成的绝缘膜9和由用CVD 法形成的硅氧化膜构成的绝缘膜22Β。用普通的照相制版技术及蚀刻技术在该绝缘膜9、22B形成接触孔9a。参照图10，用溅射法形成例如由金属层构成的势垒金属层10。其后，实施灯加热 退火(lamp annealing)而在势垒金属层10与半导体衬底的接触部形成硅化物层21a。其 后，形成发射极电极11。参照图11，研磨半导体衬底的第二主表面侧的n_漂移层1。通过该研磨，按照MOS 晶体管的所需的耐压而调整半导体衬底的厚度、。例如在制造具有600V 6500V的耐压 的IGBT时，η—漂移层1的厚度t3 (图1)成为50 800 μ m。经研磨后，为了恢复研磨后的 面的结晶性，而进行半导体衬底的第二主表面的蚀刻等。然后，用例如离子注入法对半导体衬底的第二主表面注入η型杂质及ρ型杂质之 后，使杂质扩散。或者，在刚注入完η型杂质及ρ型杂质后，进行与各杂质的注入深度对应 的热处理。其结果，形成η型缓冲区域7及ρ型集电极区域8。进一步形成集电极电极12 而完成图1所示的半导体装置。集电极电极12例如由铝或其它的，能得到与ρ型集电极区 域8的欧姆接触性的金属材料构成。此外，在本实施方式中，如图11所示在形成发射极电极11之后研磨η—漂移层1的 第二主表面，形成η型缓冲区域7及ρ型集电极区域8也可。此外，如图2所示在形成ρ型 主体区域2之前研磨第二主表面也可。此外，如图9所示在接触孔9a的开口后或者开口前 研磨第二主表面，并形成η型缓冲区域7及ρ型集电极区域8也可。在本实施方式中，半导体衬底与集电极电极12的界面上的尖峰密度(由通过形成 P型集电极区域8的半导体材料与集电极电极12中的P型集电极区域8侧的金属材料的反 应而形成的合金构成的尖峰的密度)为0以上3Χ IO8个/cm2以下。图12及图13是示意表示形成尖峰的ρ型集电极区域与集电极电极的界面的状态 的图。图12为剖视图，图13为平面图。参照图12及图13，在ρ型集电极区域8与集电极 电极12的界面，通常，形成有多个尖峰。尖峰指的是用构成集电极电极12的材料与构成ρ 型集电极区域8的材料的合金形成的，具有例如四角锥或八角锥的形状的突起(或凹部)。 在此，当集电极电极12由多层膜形成时，尖峰用构成与ρ型集电极区域8直接接触的层12a 的材料与构成P型集电极区域8的材料的合金形成。尖峰密度例如用以下的方法来测定。首先，用药液来溶解集电极电极12，从半导体 衬底除去。然后，用显微镜观察所露出的半导体衬底的第二主表面，数存在于第二主表面的 四角锥或八角锥等的凹部的个数。其结果，将所得的个数除以所观察的面积的值定义为尖 峰密度。当尖峰密度变大时，在低温(298K以下)下的ρ型集电极区域8的杂质的电离率 (ionization rate)降低，从ρ型集电极区域8到η型缓冲区域7的载流子(空穴)的有效 的注入效率降低。所以，IGBT的Je-V。j#性依赖于尖峰密度。通过使尖峰密度在0以上3X IO8个/cm2以下，能够得到以下的效果。图14是表 示本发明实施方式1的集电极/发射极间电压与电流密度的关系的温度依赖性的图。参照 图14，Vce(sat)是与任意的额定电流密度对应的发射极/集电极间电压。在298K及398K 的温度中，即便尖峰密度在3 X IO8个/cm2以上时或者在3 X IO8个/cm2以下时都成为大致 相同的曲线。另一方面，在233K的温度中，尖峰密度为3X IO8个/cm2以下时的发射极/集 电极间电压显著增加。
图15是表示本发明实施方式1的尖峰密度与导通电压的变化量的关系的图。图 15是使ρ型集电极区域8及η型缓冲区域7的条件(浓度、深度)固定时的结果。此外， 图15中的导通电压的变化量△ V。n是从298K中的集电极/发射极间电压VCE(sat) (298K) 减去233K中的集电极/发射极间电压VCE(sat)(233K)的值。参照图15，当尖峰密度Dspike 为3X IO8个/cm2以下时，298K中的集电极/发射极间电压Vce(sat)为233K中的集电极/ 发射极间电压Vce (sat)以上的值。另一方面，当尖峰密度Dspike超过3X108个/cm2时，298K 中的集电极/发射极间电压V。E(sat)为小于233K中的集电极/发射极间电压V。E(sat)的 值。图16是表示本发明实施方式1的器件的操作温度与集电极/发射极间电压的 关系的尖峰密度依赖性的图。参照图16，当尖峰密度Dspite为3X IO8个/cm2以下时，电压 Vce(sat)的温度依赖性为正，而与之相对地，当尖峰密度Dspike为3X IO8个/cm2以上时，在 小于298K的区域中电压Vce(sat)的温度依赖性为负。由以上可知，通过如本实施方式那样使半导体衬底与集电极电极12的界面的尖 峰密度在0以上3 X IO8个/cm2以下，能够使集电极/发射极间电压Vce的温度依赖性为正。 其结果，在使IGBT并行动作时，不会出现对电压V。E低的IGBT的电流集中，能够得到适于并 行的动作的半导体装置。尖峰密度能够通过例如集电极电极的材质、热处理条件、或集电极电极的膜厚来 控制。集电极电极的材质适合Al、AlSi、Ti、及包含金属的硅化物。作为包含金属的硅化物， 可举出包含Ti的硅化物、包含Ni的硅化物、或包含Co的硅化物。此外，作为集电极电极的 材质，优选例如Al或AlSi等的，在与接触的半导体层(图1中ρ型集电极区域8)之间显 示欧姆电阻性的材料。作为半导体衬底的材质，适合Si、SiC、GaN、或Ge。特别是在使用硅 化物作为集电极电极时，在半导体衬底与集电极电极的界面上不存在尖峰。由硅化物构成 的集电极电极在由Si、SiC、GaN、或Ge等构成的半导体衬底的第二主表面形成由Ti、Co、或 Ni等构成的金属，通过实施热处理而形成。此外，集电极电极的膜厚优选在200nm以上。图17是表示本发明实施方式1的集 电极电极的膜厚与尖峰密度的关系的图。参照图17，当集电极电极的膜厚在200nm以上时， 尖峰密度成为3X108个/cm2以下。另一方面，从制造限度的观点来看，集电极电极的膜厚 优选为IOOOOnm以下。通过适当地组合如上述那样的，集电极电极的材质、热处理条件、或集电极电极的 膜厚，能够使尖峰密度在0以上3X IO8个/cm2以下。此外，本实施方式中示出具有图1所示的结构的IGBT的情形。但是，本发明的半 导体装置并不限于图1的结构，包括具有互相对置的第一主表面及第二主表面的半导体衬 底和元件即可。该元件具有形成在第一主表面侧的栅极电极、形成在第一主表面侧的第一 电极、和与所述第二主表面接触地形成的第二电极。该元件通过施加到栅极电极的电压在 沟道产生电场，且通过沟道的电场来控制第一电极与所述第二电极之间的电流。而且，也可 以为二极管那样的器件结构。(实施方式2)图18是沿着图1的XVIII-XVIII线的浓度分布。图19是沿着图1的XIX-XIX线 的浓度分布。此外，图18中也一并示出传统的ρ型杂质或η型杂质的浓度分布。
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参照图18及图19，浓度Cs, ρ是集电极电极12与ρ型集电极区域8的界面(半导 体衬底的第二主表面)上的P型集电极区域8的杂质浓度，浓度Cp,ρ是P型集电极区域8的 杂质浓度的最大值。浓度Cp,N是η型缓冲区域7的杂质浓度的最大值。浓度Csub是η—漂移 层1的杂质浓度。深度Dp是从第二主表面到ρ型集电极区域8和η型缓冲区域7的接合面 为止的深度。深度Dp,Ν是从第二主表面到η型缓冲区域7中的成为浓度Cp,Ν的位置为止的 深度。深度Dn_是从第二主表面到η型缓冲区域7和η—漂移层1的接合面为止的深度。此 外，如后述的图29所示在形成有η型中间层7a的情况下，深度Dn是从第二主表面到η型缓 冲区域7和η型中间层7a的接合面的深度。τ P为ρ型集电极区域8的载流子寿命，τ Ν为 η型缓冲区域7的载流子寿命，τ Ν_为η_漂移层1的载流子寿命。τ χ为从第二主表面的深 度χ的位置的载流子寿命。Sn为构成η型缓冲区域7的杂质的每单位面积的原子数(atom/ cm2)，SN_为构成η—漂移层1的杂质的每单位面积的原子数(atom/cm2)。在所希望区域中的 杂质的每单位面积的原子数是通过在深度方向上对该区域中的杂质浓度剖面全体进行积 分来求出的。本申请的发明人发现通过将ρ型集电极区域8与η型缓冲区域7与η—漂移层1的 关系设为以下的条件，能够抑制IGBT的异常动作。在此，抑制IGBT的异常动作是指以下的 情形。a.在298K以下的温度下J。_VCE特性上不发生快回(snap back)特性。b.在298K以下的低温中IGBT也导通。c.在具有所希望的耐压的，或398K以上的温度中IGBT不会热逸溃。图20是表示本发明实施方式2的Cp, ^&^与乂⑵(sat)及断开时的能量损耗Ewf 的关系的图。E。ff是指切换器件断开时的能量损耗。Vsnapbadt是指在产生快回特性时的，在 图22中所示的点A的集电极/发射极间电压。图21是表示本发明实施方式2的IGBT中 的CP,P/CP,N与VCE(sat)及泄漏电流密度Jces的关系的图。泄漏电流密度Jces是指在短路栅 极/发射极间的状态下的集电极/发射极间的泄漏电流密度。参照图20及图21，在ρ型集 电极区域8的杂质浓度的最大值相对于η型缓冲区域7的杂质浓度的最大值的比CP,P/CP,N 为CP,P/CP,N < 1的情况下，发生快回特性，并且随之产生快回电压Vsnap_ba。k。其结果，如图22 所示，在CP,P/CP,N < 1的情况下，对于任意电流密度的VeE(sat)增加。此外，在CP,P/CP,N > IXlO3的情况下，Jras增加，发生IGBT的热逸溃。以上可知，为了抑制IGBT的异常动作，优 选 1 彡 CP,P/CP,N 彡 IXlO30图23是表示本发明实施方式2的5,/^_与^(8站)及击穿电压BVces的关系的图。 击穿电压bv。es是指使集电极/发射极间短路的状态下的集电极/发射极间的击穿电压。参 照图23，在构成η型缓冲区域7的杂质的每单位面积的原子数(atom/cm2)相对于构成rT漂 移层1的杂质的每单位面积的原子数(atom/cm2)的比SN/SN_为0. 05彡SN/SN_的情况下，得 到较高的击穿电压BVces。此外，isN/sN_*sN/sN_彡100时，抑制快回特性，且也将发射极/ 集电极间电压V。E(sat)抑制得较低。以上可知，为了抑制IGBT的异常动作，并使之可以进 行并行动作，优选为0. 05彡SN/SN_彡100。图24是表示本发明实施方式2的Cs, ρ及Cp, ρ与Vce (sat)的关系的温度依赖性 的图。参照图24，在233K、298K及398K中任意温度的情况下，通过设为5X IO15彡Cs, Ρ ； 1 X IO16 ( Cp, ρ,大幅降低发射极/集电极间电压Vce (sat)。此外，若考虑制造限度，则优选
20Cs, ρ < 1. OXlO2W3 ；Cpj ρ ^ 1. OXlO2W3O图25是表示本发明实施方式2的器件的操作温度与Vra(Sat)的关系的CS,P及CP,P 依赖性的图。图26及图27是表示本发明实施方式2的Jc-Vce特性的温度依赖性的图。参 照图24 图27，可知在5 X IO15彡Cs, ρ ;1 X IO16 ( CP, P的情况下Vce (sat)的温度依赖性为 正。由此，为了抑制IGBT的异常动作，优选5 X IO15彡Cs, P ；IXlO16彡CP, P。图28是表示本发明实施方式2中的Dp,(sat)及BVeES的关系的图。 参照图28，在η型缓冲区域7中从第二主表面到成为浓度Cp, Ν的位置为止的深度Dp, N为 0. 4 μ m < Dp, N时，或从第二主表面到η型缓冲区域7与η_漂移层1的接合面的深度DN_为 0. 4 μ m ^ Dn_时得到较高的击穿电压BVeES及较低的发射极/集电极间电压VeE(sat)。另一 方面，当DP,N > 50 μ m时或Dn_ > 50 μ m时，发生快回特性。由此，为了抑制IGBT的异常动作，优选0. 4μπι彡DP,N彡50μπι; 0. 4 μ m 彡 DN_ 彡 50 μ m。图29是沿着图1的XVIII-XVIII线的浓度分布的另一例子。参照图29，集电极区 域进一步包括η型中间层7a也可。η型中间层7a的杂质浓度的最大值Cp,比η型缓冲区 域7的杂质浓度的最大值Cp,Ν低，且比η_漂移层1的杂质浓度Csub高。此外η型中间层7a 与η型缓冲区域7及η—漂移层1这两者接触。深度Dn是η型缓冲区域7与η型中间层7a 的接合面从第二主表面的深度。深度Dw是η型中间层7a和n_漂移层1的接合面从第二 主表面的深度。Sw是构成η型中间层7a的杂质的每单位面积的原子数(atom/cm2)。η型 中间层7a通过对η型缓冲区域7的一部分注入杂质离子来形成也可。此外，用质子的照射 等的方法，通过将生成成为寿命限制器的晶体缺陷的离子对η型缓冲区域7的一部分注入 来形成也可。图30是表示本发明实施方式2中的的关系的图。参照图30，在 构成η型中间层7a的杂质的每单位面积的原子数(atom/cm2)相对于构成η型缓冲区域7 的杂质的每单位面积的原子数(atom/cm2)的比S_/SN为0. 5 < SW/SN的情况下，发生快回 特性。由此，为了抑制IGBT的异常动作，优选为0 < SN /SN ( 0. 5。图31是表示本发明实施方式2的相距第二主表面的深度χ与VCE(sat)的关系的 图。图32是表示本发明实施方式2的的关系的图。图33是表示一例 本发明实施方式2的相距第二主表面的深度χ与载流子寿命的关系的图。特别是参照图 33，在第二主表面附近的半导体衬底内，进行用于形成ρ型集电极区域8及η型缓冲区域7 的离子注入时被导入缺陷。在形成η型缓冲区域7时需要将杂质注入到比形成ρ型集电极 区域8时更深，因此η型缓冲区域7需要在比ρ型集电极区域8更高温度下进行退火。其 结果，在η型缓冲区域7发生退火导致的热应力，η型缓冲区域7的载流子寿命τ Ν比ρ型 集电极区域8的载流子寿命τ ρ更低。此外，η型缓冲区域7及ρ型集电极区域8的载流子 寿命比η_漂移层1的载流子寿命τ Ν_更低。因此，特别是在相距第二主表面的深度χ为0. 50 μ m彡χ彡60. 0 μ m的区域中，通 过将从第二主表面深度X的位置的载流子寿命Tx相对于IT漂移层1的载流子寿命τΝ_的 比τχ/τΝ_设为1Χ10_6彡τ χ/τ Ν_彡1，特别是如图31及图32所示，集电极/发射极间电Ji Vce (sat)显著减少。在此，载流子寿命降低的原因在于在形成ρ型集电极区域8及η型缓冲区域7时 注入离子之际，有缺陷导入到P型集电极区域8及η型缓冲区域7。为了提高载流子寿命， 有效的方法是对导入了缺陷的部分进行退火。下面，示出退火技术与载流子寿命的关系。图34是表示本发明实施方式2中的激光退火的输出及扩散炉的温度与载流子寿 命的关系的图。参照图34，在用扩散炉进行退火时，若使扩散炉的温度过高则载流子寿命降 低。此外，在激光退火技术中用高输出能量进行激光退火时，会引起载流子寿命的降低。此 外，激光具有在半导体衬底的内部衰减的性质，因此当从半导体衬底的第二主表面到P型 集电极区域8与η型缓冲区域7的接合面为止的深度过深时，需要提高激光退火的输出，难 以通过激光退火来提高载流子寿命。考虑这种情况，从半导体衬底的第二主表面到P型集 电极区域8与η型缓冲区域7的接合面为止的深度优选为大于0且1. 0 μ m以下。图35是表示本发明实施方式2中的离子注入量与载流子激活率、Vce(sat)及BVX 的关系的图。参照图35，η型缓冲区域7及ρ型集电极区域8的各个激活率依赖于η型缓 冲区域7及ρ型集电极区域8的离子注入量或离子的种类等。在图35中，ρ型集电极区域 8中的激活率与η型缓冲区域7中的激活率彼此不同，ρ型集电极区域8中的激活率比η型 缓冲区域7中的激活率更低。由此，IGBT能够正常工作并能提高击穿电压BV。es。特别是， 在P型集电极区域8中的激活率大于0且90%以下时，集电极/发射极间电压Vra(Sat)大 幅减少。此外，激活率由以下的公式(1)算出。激活率{(从用SR(扩展电阻spreading-resistance)测定等方法算出的电 阻值得到杂质浓度(cnT3))/(用SIMS(二次离子质谱仪Secondary Ionization Mass Spectrometer)测定的杂质浓度(cm"3))} X 100. · · (1)通过使用上述集电极结构，能够保障正常的IGBT的动作，能够保持高的耐压，并 能抑制IGBT的热逸溃。此外，在改善器件特性时在使η—漂移层薄厚化的基础上，能够得到 Vce (sat)-Eqff协调(tradeoff)特性的自由度(控制性)。(实施方式3)为了改善IGBT的重要的器件特性即VCE(sat)_E。ff特性，有效的做法是进行n_漂移 层1的薄膜化。但是，本申请的发明人发现如图11所示在研磨半导体衬底的第二主表面的 情况下，研磨面的表面粗糙度对IGBT的各种特性产生影响。图36是示意表示本发明实施方式3的半导体衬底的第二主表面的放大剖视图。 参照图36，本实施方式中规定的中心线平均粗糙度是指JIS(日本工业标准Japanese Industrial Standard)中规定的中心线平均粗糙度Ra，是从平均线的绝对值偏差的平均 值。此外，最大高度是指JIS中规定的最大高度Rmax，是基准长度中的最低的谷底到(高度 Hmax)与最大的山顶(高度Hmax)为止的高度(Rmax = Hmax-Hmin)。图37是表示本发明实施方式3中的中心线平均粗糙度及最大高度与破坏强度及 载流子寿命的关系的图。参照图37，当0 < Ra彡200nm ；0 < Rmax彡2000nm时，能够得到较高 的破坏强度及载流子寿命。此外，图38是表示本发明实施方式3中的中心线平均粗糙度及 最大高度与Jces及Vce (sat)的关系的图。参照图38，当0 < Ra彡200nm、0 < Rmax彡2000nm 时，能够得到较低的集电极/发射极间电压V。E(sat)及较低的泄漏电流密度JeES。
由此，通过设为0 < Ra彡200nm或0 < Rmax ( 2000nm,能够提高IGBT的各种特性。(实施方式4)在本实施方式中，示出能够得到与通过实施方式1 3的结构而获得的效果相同 的效果的MOS晶体管的结构。图39是表示本发明实施方式4中的半导体装置的MOS晶体管部分的结构的剖视 图。参照图39，本实施方式的MOS晶体管部分的结构D与图1所示的结构C相比，其不同点 在于n_漂移层1与ρ型主体区域2构成pn结的区域附近设有比较高浓度的η型杂质扩散 区域14 (埋入扩散层)。η型杂质扩散区域14形成在ρ型主体区域2与η—漂移层1之间。 此外，虽然未做图示，但在图39的结构D的下部形成有图1的结构Α。此外，除此之外的结构与图1所示的结构C的构成大致相同，因此对于相同的构件 采用相同的附图标记，并省略其说明。设置η型杂质扩散区域14的结构并不限于图39的结构，例如也可以为图40及图 41所示的结构。即，在设有发射极沟槽的结构设置η型杂质扩散区域14也可。图40是表示本发明实施方式4的半导体装置的变形例的结构的剖视图。参照图 40，在该结构E中，在被两个MOS晶体管夹持的区域设有发射极沟槽。发射极沟槽由发射极 用沟lb、发射极用绝缘膜4b、和发射极用导电层5b构成。发射极用沟Ib穿过ρ型主体区 域2及η型杂质扩散区域14而达到η—漂移层1。发射极用绝缘膜4b形成为沿着该发射极 用沟Ib的内表面。发射极用导电层5b形成为埋入发射极用沟Ib内，与其上层的发射极电 极11电连接。形成几个发射极沟槽也可，只要多个沟之中至少一个沟形成栅极沟槽即可。在发射极电极11的下层形成有势垒金属层10，在该势垒金属层10与发射极用导 电层5b之间形成有硅化物层21b。在被两个发射极沟槽夹持的第一主表面形成有用于取得对ρ型主体区域2的低电 阻接触的P+杂质扩散区域6，在其上形成有硅化物层21a。在这样的结构中，在n_漂移层1与ρ型主体区域2构成pn结的区域附近设有比 较高浓度的η型杂质扩散区域14。此外，除此之外的结构与图39所示的结构D的构成大致相同，因此对于相同的构 件采用相同的附图标记，并省略其说明。此外图41所示的结构F与图40所示的结构E相比，其不同点在于在发射极沟槽 的侧壁的第一主表面追加了 η型杂质扩散区域3。此外除此之外的结构与图39所示的结构E的构成大致相同，因此对于相同的构件 采用相同的附图标记，并省略其说明。在图40及图41中，对埋入发射极用沟Ib内的发射极用导电层5b成为发射极电位 的情形进行了说明，但该发射极用导电层5b具有浮动电位也可。以下对其结构进行说明。参照图42，埋入发射极用沟Ib内的发射极用导电层5b与发射极电极11电性分 离，具有浮动的电位。在此情况下，在埋入发射极用沟Ib内的发射极用导电层5b上形成有 例如由硅氧化膜构成的绝缘膜22A、例如由硅酸盐玻璃构成的绝缘膜9、和例如由硅氧化膜 构成的绝缘膜22B。此外对于除此之外的结构与图40所示的结构E的构成大致相同，因此对于相同的 构件采用相同的附图标记，并省略其说明。
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在本实施方式中所设置的η型杂质扩散区域14是在形成ρ型主体区域2之前通 过离子注入及扩散来形成的。其后，形成P型主体区域2，进一步经过与实施方式1相同的 后工序，制造出本实施方式的各种半导体装置(图39 图42)。此外，MOS晶体管结构Ε(图40)、F(图41)、G(图42)的各个结构具有发射极电位 或者浮动电位的沟槽，由此比MOS晶体管结构C(图1)、D (图39)更加减少有效的栅极宽 度。其结果，结构E、F、G具有流过电流比结构C、D少且抑制饱和电流的效果。而且结构E、F、G在比结构D更加低电压/低电流密度的部位上导通(ON)电压变 大。此外MOS晶体管结构D中导通电压降低，这是由于即便集电极结构A中η—漂移层1较 厚，也具有USP6，040，599所记载的η型杂质扩散区域14产生的载流子蓄积效果的缘故。在 MOS晶体管结构D中，即便η_漂移层1比传统结构更厚，也具有降低导通电压的效果。在MOS晶体管结构E、F、G中，由于饱和电流降低的效果，当器件在无负载状态下切 换时，能够比传统结构或MOS晶体管结构C、D更长的时间保持任意的电流。S卩，MOS晶体管 结构E、F、G具有抑制器件的饱和电流，且提高抗破坏能力的效果。而且，具有降低导通电压的效果的MOS晶体管结构D，在无负载状态下切换时产生 振荡现象。但是，MOS晶体管结构E、F、G具有即使存在η型杂质扩散区域14也因存在成为 发射极电位或者浮动电位的发射极用导电层5b而防止振荡现象的效果。(实施方式5)图43 图78是表示得到与实施方式4相同的效果的MOS晶体管结构的各种派生 结构的概略剖视图。不管图43 图78所示的哪种结构，都能得到实施方式4所示的MOS 晶体管结构产生的效果。以下，对图43 图78所示的各MOS晶体管结构进行说明。图43所示的结构与图40所示的结构E的构成相比，其不同点在于在被两个MOS 晶体管部夹持的区域设有成为发射极电位的一个发射极沟槽，以及仅在栅极用沟Ia的一 个侧面形成η型发射极区域3。图44所示的结构中，多个发射极用沟Ib内埋入一体化的由单一层构成的发射极 用导电层5b。此外发射极用导电层5b经由硅化物层21b与势垒金属层10和发射极电极 11电连接。该硅化物层21b形成在连接各发射极用沟Ib间的电桥上。此外，在形成有硅化 物层21b的区域以外的发射极用导电层5b上，形成有绝缘膜22A、9、22B。除此之外的结构与上述的图40所示的结构E的构成大致相同，因此对于相同的构 件采用相同的附图标记，并省略其说明。图45所示的结构与图44所示的结构相比，其不同点在于在发射极用沟Ib的两 侧壁的第一主表面追加了 η型杂质扩散区域3。图46所示的结构与图44的结构相比，其不同点在于埋入发射极用沟Ib内的发 射极用导电层5b成为浮动电位。在此情况下，在发射极用导电层5b的整个面上形成有绝 缘膜22A、9、22B，发射极用导电层5b与发射极电极11电性绝缘。图47所示的结构与图43所示的结构相比，其不同点在于在发射极用沟Ib的两 侧壁的第一主表面追加了 η型杂质扩散区域3。图48所示的结构与图43所示的结构相比，其不同点在于发射极用导电层5b的 上表面比发射极用沟Ib更向上方突出。在此情况下，发射极用导电层5b经由其一部分表
24面上形成的硅化物层21b而与势垒金属层10及发射极电极11电连接。此外在形成有硅化 物层21b的区域以外的发射极用导电层5b上，形成有绝缘膜22A、9、22B。图49所示的结构与图48所示的结构相比，其不同点在于在发射极用沟Ib的两 侧面的第一主表面追加了 η型杂质扩散区域3。图50所示的结构与图40所示的结构E的构成相比，其不同点在于ρ型主体区域 2仅在栅极用沟Ia的侧壁附近形成。图51所示的结构与图41所示的结构F的构成相比，其不同点在于ρ型主体区域 2仅在栅极用沟Ia的侧壁附近形成。图52所示的结构与图50所示的结构相比，其不同点在于埋入发射极用沟Ib内 的发射极用导电层5b成为浮动电位。在此情况下，在发射极用导电层5b上形成有绝缘膜 22A、9、22B。图53所示的结构与图43所示的结构相比，其不同点在于仅在被两个栅极沟槽夹 持的区域形成P型主体区域2。图54所示的结构与图44所示的结构相比，其不同点在于p型主体区域2仅在栅 极用沟Ia的侧壁附近形成。图55所示的结构与图45所示的结构相比，其不同点在于p型主体区域2仅在栅 极用沟Ia的侧壁附近形成。图56所示的结构与图46所示的结构相比，其不同点在于p型主体区域2仅在栅 极用沟Ia的侧壁附近形成。图57所示的结构与图53所示的结构相比，其不同点在于在发射极用沟Ib的两 侧壁的第一主表面追加了 η型杂质扩散区域3。图58所示的结构与图48所示的结构相比，其不同点在于仅在被两个栅极沟槽夹 持的区域形成P型主体区域2。图59所示的结构与图49所示的结构相比，其不同点在于仅在被两个栅极沟槽夹 持的区域形成P型主体区域2。图60所示的结构为在图40所示的结构E中存在发射极沟槽的区域不形成沟槽 而以使栅极宽度(W)与上述MOS晶体管结构E G相同的方式形成栅极沟槽的结构，即以 使栅极沟槽之间成为发射极电位的方式扩大至任意尺寸的结构。在此情况下，在被两个栅极沟槽夹持的第一主表面延伸用于取得与ρ型主体区域 的低电阻接触的P+杂质扩散区域6。以与该ρ+杂质扩散区域6及η型发射极区域3接触 的方式形成硅化物层21a。p+杂质扩散区域6及η型发射极区域3经由该硅化物层21a和 势垒金属层10电连接至发射极电极11。此外，除此之外的结构与上述的图40的结构大致相同，因此对于相同的构件采用 相同的附图标记，并省略其说明。图61所示的结构为在图43中存在发射极沟槽的区域不形成沟槽而以使栅极宽 度与上述MOS晶体管结构E G相同的方式形成栅极沟槽的结构，即以使栅极沟槽之间成 为发射极电位的方式扩大至任意尺寸的结构。在该结构中ρ+杂质扩散区域6为取得对ρ型主体区域的低电阻接触而也在被栅 极沟槽夹持的第一主表面延伸。以与该P+杂质扩散区域6及η型发射极区域3接触的方式形成硅化物层21a。p+杂质扩散区域6及η型发射极区域3经由该硅化物层21a和势垒 金属层10电连接至发射极电极11。此外，除此之外的结构与上述的图43的结构大致相同，因此对于相同的构件采用 相同的附图标记，并省略其说明。图62所示的结构与图60所示的结构相比，其不同点在于p型主体区域2仅在栅 极用沟Ia的侧壁附近形成。图63所示的结构与图61所示的结构相比，其不同点在于仅在被两个栅极沟槽夹 持的区域形成P型主体区域2。以上对栅极电极5a的上表面位于栅极用沟Ia内的情形进行了说明，但也可以在 栅极用沟Ia上突出。在图64 图74示出栅极电极5a的上表面在栅极用沟Ia的上表面 突出的结构。图64对应于在图40所示的结构E的构成中栅极电极5a的上表面在栅极用沟Ia 上突出的结构。图65对应于在图41所示的结构中栅极电极5a的上表面在栅极用沟Ia上 突出的结构。图66对应于在图42所示的结构中栅极电极5a的上表面在栅极用沟Ia上突 出的结构。图67对应于在图43所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出 的结构。图68对应于在图44所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的 结构。图69对应于在图45所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结 构。图70对应于在图46所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结构。 图71对应于在图47所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结构。图 72对应于在图48所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结构。图73 对应于在图49所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结构。图74对 应于在图50所示的结构中栅极电极5a的上表面在栅极用沟Ia上突出的结构。此外，在图 66所示的结构中，埋入发射极用沟Ib内的发射极用导电层5b的上表面也在发射极用沟Ib 上突出。此外，以上对沟槽型栅极结构进行了说明，但平面栅型的IGBT中也能适用实施方 式1 4的结构。图75 图78是表示平面栅型IGBT的结构的概略剖视图。参照图75，平面栅型IGBT例如在厚度约为50 μ m以上250 μ m的半导体衬底形成。 例如在浓度为IX IO14CnT3的n_漂移层1的第一主表面侧，有选择地形成由P型半导体构成 的P型主体区域2。ρ型主体区域2具有例如1 X IO15 1 X IO18CnT3的浓度，且具有相距第 一主表面约1. 0 4. 0 μ m的扩散深度。在ρ型主体区域2内的第一主表面，形成有例如浓 度为IXlO18 lX102°cm_3以上，且相距第一主表面的扩散深度约为0. 3 2. 0 μ m的由η 型半导体构成的η型发射极区域3。在该η型发射极区域3的旁边，形成例如以1 X IO18 1 X 102°cm_3左右，且相距第一主表面的扩散深度为η型发射极区域3的深度以下的、用于取 得对ρ型主体区域2的低电阻接触的ρ+杂质扩散区域6。以与被η_漂移层1和η型发射极区域3夹持的ρ型主体区域2对置的方式在第 一主表面上隔着栅极绝缘膜4而形成栅极电极5a。通过该n_漂移层l、n型发射极区域3、和栅极电极5a，构成以n_漂移层1为漏极、 以η型发射极区域3为源极、以夹着栅极绝缘膜4而与栅极电极5a对置的ρ型主体区域2 的部分为沟道的绝缘栅型场效应晶体管部(在此MOS晶体管部)。
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在被两个MOS晶体管部夹持的第一主表面上，形成有成为发射极电位的发射极用 导电层5b。在该发射极用导电层5b与栅极电极5a的材质中，采用例如以高浓度导入磷的 多晶硅、高熔点金属材料、高熔点金属硅化物或它们的复合膜。在第一主表面上形成有绝缘膜9，在该绝缘膜9形成有达到第一主表面的一部分 表面的接触孔9a。在该接触孔9a的底部形成有势垒金属层10。提供发射极电位E的发射 极电极11经由该势垒金属层10电连接至发射极用导电层5b、p+杂质扩散区域6及η型发 射极区域3。此外在η_漂移层1的第二主表面侧，依次形成η型缓冲区域7和ρ型集电极区域 8。在ρ型集电极区域8，电连接提供集电极电位C的集电极电极12。该集电极电极12的 材质例如为铝化合物。在本实施方式中，半导体衬底与集电极电极12的界面(即，ρ型集电极区域8与 集电极电极12的界面)上的尖峰密度为0以上3Χ IO8个/cm2以下。此外，对于图75的结构而言，如图76所示追加η型杂质扩散区域14也可，此外如 图77所示省略η型缓冲区域7也可，此外如图78所示追加η型杂质扩散区域14且省略η 型缓冲区域7也可。(实施方式6)在本实施方式中，对图75 图78所示的平面栅型IGBT的其它结构进行说明。图 79 图83是表示本发明实施方式6中的平面栅型IGBT的各种结构的概略剖视图。参照图79，平面栅型IGBT例如在厚度约为50 μ m以上800 μ m的半导体衬底形成。 在η—漂移层1的图中左侧的第一主表面，有选择地形成由ρ型半导体构成的ρ型主体区域 2。ρ型主体区域2具有例如1 X IO15 1 X IO18CnT3的浓度，且具有相距第一主表面约1. 0 4. Oym的扩散深度。在ρ型主体区域2内的第一主表面，形成有例如浓度为IX IO18 1 X IO20Cm-3以上，且相距第一主表面的扩散深度约为0. 3 2. 0 μ m的由η型半导体构成的 η型发射极区域3。在该η型发射极区域3的图中左侧，与η型发射极区域3隔着间隔，形 成用于取得对P型主体区域2的低电阻接触的ρ+杂质扩散区域6。ρ+杂质扩散区域6例如 以1 X IO18 1 X IO20Cm-3左右，且相距第一主表面的扩散深度为η型发射极区域3的深度以 下地形成。以与被η_漂移层1与η型发射极区域3夹持的ρ型主体区域2对置的方式在第 一主表面上隔着栅极绝缘膜4形成栅极电极5a。栅极电极5a延伸至图中右端，在图中右侧 隔着栅极绝缘膜4而与η—漂移层1对置。通过该n_漂移层l、n型发射极区域3、和栅极电极5a，构成以n_漂移层1为漏极、 以η型发射极区域3为源极、以夹着栅极绝缘膜4而与栅极电极5a对置的ρ型主体区域2 的部分为沟道的绝缘栅型场效应晶体管部(在此，MOS晶体管)。在第一主表面上形成有绝缘膜9及发射极电极11。绝缘膜9覆盖第一主表面上的 η型发射极区域3及ρ型主体区域2和栅极电极5a。发射极电极11覆盖P+杂质扩散区域 6和绝缘膜9，对ρ+杂质扩散区域6及η型发射极区域3提供发射极电位Ε。此外在η_漂移层1的第二主表面侧，依次形成η型缓冲区域7和ρ型集电极区域 8。在ρ型集电极区域8电连接提供集电极电位C的集电极电极12。在本实施方式中，半导体衬底与集电极电极12的界面(即，ρ型集电极区域8与
27集电极电极12的界面)上的尖峰密度为0以上3X IO8个/cm2以下。图80所示的结构与图79的结构相比，其不同点在于从平面上看在没有形成绝缘 膜9的区域中，ρ型主体区域2更深(更接近第二主表面侧)地形成。这种ρ型主体区域2 是通过增加以绝缘膜9为掩模对第一主表面注入ρ型杂质的工序来形成的。图81所示的结构与图79的结构相比，其不同点在于以与ρ型主体区域2的侧面 邻接的方式在η—漂移层1内形成η型杂质扩散区域14a。图82所示的结构与图81的结构相比，其不同点在于从平面上看在没有形成绝缘 膜9的区域中，ρ型主体区域2更深(更接近第二主表面侧)地形成。图83所示的结构与图81的结构相比，其不同点在于以与ρ型主体区域2的底面 邻接的方式在η—漂移层1内进一步形成η型杂质扩散区域14a。如图81 图83所示的结构那样，通过与ρ型主体区域2邻接地形成η型杂质扩 散区域14a，如图84所示，在IGBT处于导通状态时的发射极侧(第一主表面侧)的载流子 浓度增加。其结果，能够提高IGBT的特性。图85是表示形成有η型杂质扩散区域时和没 有形成时的，&￡与叉的关系的图。参照图85，在形成有η型杂质扩散区域14a的情况下， 针对电流密度Je的发射极/集电极间电压V。E减少。 图86是表示本发明实施方式6中的SN14a/SN_与Vce (sat)、Jc, Break及VG, Break的关系 的图。在此，3,14乂3,_是指构成η型杂质扩散区域14a的杂质的每单位面积的原子数(atom/ cm2)SN14a相对于构成n_漂移层1的杂质的每单位面积的原子数(atorn/cm2)SN_的比。Jc,Break 是指在RBSOA(反向偏置安全工作区Reverse Bias Safety OperationArea)模式下可以截 断器件的电流密度，Ve,Break是指在SCSOA(短路安全工作区Short Circuit Safe Operation Area)模式下可以截断器件的栅极电压。参照图86，在0 < SN14a/SN_彡20的情况下，能得到 较高的截断性能，且能得到较低的集电极/发射极间电压Vra(Sat)。因而，在确保RBSOA及 SCSOA的基础上为了减少导通电压，η型杂质扩散区域14a最好满足0 < SN14a/SN_彡20。(实施方式7)图87是表示本发明实施方式7的半导体装置的布局的平面图。图88是沿着图87 的LXXXVIII-LXVIII线的剖视图，图89是沿着图87的LXXXIX-LXXXIX线的剖视图。图90 是沿着图88的XC-XC线的杂质浓度分布。此外，图87中用斜线表示的部分为形成有ρ型 杂质扩散区域41的区域。此外，在图87中仅示出沿着一个栅极电极布线Ila而形成的栅 极用沟Ia (图中虚线)，但实际上沿着各个栅极电极布线Ila而形成多个栅极用沟Ia (或者 发射极用沟lb)。参照图87 图90，对本实施方式的IGBT的结构进行说明。特别是参照图87，发射极电极11和栅极电极布线Ila在图中横向交互地配置，且 沿着图中纵向延伸。在芯片中央部的栅极电极布线Ila的图中下方端部，设有用于与其它 布线电连接的栅极焊盘28。此外，多个栅极用沟Ia的各栅极用沟在栅极电极布线Ila的正 下方中，沿着栅极电极布线Ila的延伸方向而在图中纵向排列。多个栅极用沟Ia的各栅极 用沟，沿着其长方形的平面形状的短边的延伸方向(图中纵向)排列。在图中纵向上邻接的 各栅极用沟Ia之间，形成有ρ型主体区域2及η型杂质扩散区域14。此外，在图中横向上 邻接的各发射极电极11之间(即，栅极用沟Ia的端部)，形成有ρ型杂质扩散区域41 (阱 层)。P型杂质扩散区域41在栅极电极布线Ila的正下方中，沿着发射极电极11而在图中 纵向延伸。
特别是参照图88，η型杂质扩散区域14形成在ρ型主体区域2与n_漂移层1之 间。如图90所示，η型杂质扩散区域14，具有比n_漂移层1的杂质浓度高的杂质浓度。当 存在η型杂质扩散区域14时，使栅极用沟Ia及发射极用沟Ib (例如图40)中的至少任一 沟，比η型杂质扩散区域14中杂质浓度为IX IO16CnT3的位置更向第二主表面侧突出，从而 可以保持较高的耐压(BVces)。图88所示的结构实质上与图39所示的结构D的结构相同。特别是参照图89，埋入栅极用沟Ia内的栅极电极5a也在栅极用沟Ia外部的第 一主表面上延伸，在其延伸的部分中与栅极电极布线Ila电连接。在栅极电极布线Ila的 下层置有势垒金属层10，并且在势垒金属层10与栅极电极5a接触的区域形成有硅化物层 21a。在栅极电极布线Ila及发射极电极11上形成有钝化膜15。ρ型杂质扩散区域41达 到比栅极用沟Ia深的位置(第二主表面侧)。此外，在图87中示出的沟是全部埋入栅极电极5a的栅极用沟la，在这些沟之中至 少一个沟为栅极用沟既可，其它的沟例如可以为发射极用沟。在此，参照图88，将栅极用沟Ia与邻接的其它沟(图中右侧的栅极用沟la)的节 距规定为节距X。此外，将从半导体衬底的第一主表面到构成栅极沟槽的栅极用沟Ia的底 部为止的深度规定为深度Y。此外，将相距P型主体区域2与η型杂质扩散区域14的接合 面(在没有形成η型杂质扩散区域14的情况下，ρ型主体区域2与η—漂移层1的接合面) 的栅极用沟Ia的突出量规定为突出量DT。进而参照图89，将从ρ型杂质扩散区域41与 η—漂移层1的接合面到栅极用沟Ia的底部为止的距离(深度)规定为深度IftrelP本申请的发明人发现在沟槽型栅极结构的IGBT中，通过按以下的条件设计栅极 用沟槽，能够提高IGBT的耐压(击穿电压)。图91是表示本发明实施方式7中的Υ/Χ与BVces的关系的图。参照图91，在从半 导体衬底的第一主表面到构成栅极沟槽的栅极用沟Ia的底部为止的深度Y大于栅极用沟 Ia与邻接的其它沟的节距时(即1. 0彡Υ/Χ时)，得到较高的击穿电压BVces。图92是表示本发明实施方式7中的Dt与BVces的关系、以及Dt与EP/es或EP/N_的关 系的图。在此EP/。S是指在ρ型主体区域2与η型杂质扩散区域14的接合面上的电场强度， Ερ/ν_是指没有形成η型杂质扩散区域14时的ρ型主体区域2和η_漂移层1的接合面上的 电场强度。参照图92，在栅极用沟Ia从ρ型主体区域2与η型杂质扩散区域14的接合面 的突出量Dt为1. 0 μ m彡Dt时，电场强度EP/es或Ep/n_减少，且得到较高的击穿电压BVeES。图93是表示本发明实施方式7中的DT, Pwell与BVces及Δ BVces的关系的图。在此 Δ BVces是指从在将栅极电位设为OV (与发射极电位相同电位)时的BV。es减去在将栅极电位 设为-20V时的BV。es的值。参照图93，在从栅极用沟Ia的底面到ρ型杂质扩散区域41的底 面(P型杂质扩散区域41与η_漂移层1的接合面)为止的深度DT,Pwell为DT,Pwell ^ l.Oym 时，得到较高的击穿电压BVeES，且击穿电压的变动量ABVeES也被抑制得较低。通过以上构成，以满足1. 0彡Y/X、1. 0 μ m彡Dt、或0 < DT,Pwell ^ l.Oym的条件的 方式制造栅极用沟la、发射极用沟lb，由此能够提高IGBT的耐压。此外，在图88中，对η型杂质扩散区域14形成在各栅极用沟Ia之间整个区域的 结构进行了说明，但η型杂质扩散区域14也可以如以下的图95及图96所示，仅在多个沟 之间的一部分形成。图94及图95是表示本发明实施方式7中的沟槽栅型IGBT的各种结构的概略剖
29视图。在图94所示的结构中，η型杂质扩散区域14仅在栅极沟槽的周围形成。η型杂质扩 散区域14形成为与栅极用沟Ia接触，且不与发射极用沟Ib接触。另一方面，在图95所示 的结构中，η型杂质扩散区域14仅在发射极沟槽的周围形成。η型杂质扩散区域14形成为 与两个发射极用沟Ib的各发射极用沟接触，且不与栅极用沟Ia接触。此外，除此之外的结构与图40所示的结构E的构成大致相同，所以对相同的构件 采用相同的附图标记，并省略其说明。本申请的发明人发现通过控制η型杂质扩散区域14的宽度及相距发射极用沟Ib 的距离，能够减少集电极/发射极间电压，并能提高破坏能量。图96是表示Wes及Xes与乂⑶及Ese的关系的图。在此，Wes是从平面上看时的，存 在于发射极用沟Ib的周围的区域上的η型杂质扩散区域14的宽度，Xes是从发射极用沟Ib 到η型杂质扩散区域14的端部为止的距离。参照图96，在η型杂质扩散区域14的宽度Wes 为6μπι彡W。s<9ym时，或者从发射极用沟Ib到η型杂质扩散区域14的端部为止的距离 Xcs为0. 5 μ m彡Xes彡2 μ m时，集电极/发射极间电压VeE减少，且得到较高的短路时的破 坏能量Esco图97是表示本发明实施方式7中的半导体装置的η型发射极区域3及ρ+杂质扩 散区域6的平面布局的图。参照图97，栅极电极5a及发射极用导电层5b的各部分在图中 纵向延伸，在栅极电极5a与发射极用导电层5b之间，以及各发射极用导电层5b之间形成 有η型发射极区域3。并且，η型发射极区域3在图中纵向延伸，在被η型发射极区域3夹 持的区域周期性地形成有P+杂质扩散区域6。此外，如图98所示，η型发射极区域3和ρ+ 杂质扩散区域6沿着栅极电极5a或发射极用导电层5b的延伸方向(图中纵向)交互地形 成也可。在此，如图97及图98所示，将沿着栅极电极5a的延伸方向的η型发射极区域3的 宽度规定为WS()，并将沿着栅极电极5a的延伸方向的ρ+杂质扩散区域6的宽度规定为Wre。 本申请的发明人，发现通过控制WS()与Wre的关系，能够减少集电极/发射极间电压，并提高 破坏能量。图99是表示本发明实施方式7中的α与Vce(sat)及Esc的关系的图。α )是 定义为α = (WSQ/WSQ+Wrc)X100的值。参照图99，在α为8.0%彡α彡20.0%范围的情 况下，得到较低的集电极/发射极间电压V。E(sat)，并且得到较高的破坏能量Esc。(实施方式8)图100是示意表示本发明实施方式8中的栅极焊盘的平面布局的图。参照图100， 在本实施方式中，栅极电极布线Ila(图87)的电流路径的一部分由具有局部较高的电阻的 电阻体28a形成。在图100中，用于电连接布线(表面栅极布线)与栅极电极布线Ila的 栅极焊盘28的一部分由电阻体28a形成。电阻体28a的各电阻体在设于栅极焊盘28的中 央部的开口部中，以互相对置的方式突出。电阻体28a也可以具有例如与图1或图75所示 的栅极电极5a相同的结构。图101及图102是用于说明栅极电压的振荡现象的图。在沟槽栅结构的IGBT或 MOS晶体管等中，如果切换速度变快，则在如图101所示的电流I。发生变动时，集电极/发 射极间电压Vce振荡。该原因在于成为会使器件振荡的LCR电路常数。因此，通过设置电阻 体28a，成为使器件难以振荡的LCR电路常数。其结果，如图102所示，能够抑制栅极电压Vge的振荡现象。(实施方式9)为了提高IGBT的Vce(sat) -Eoff特性，有效的做法是减薄n_漂移层1的厚度，但减 薄η—漂移层160厚度时，难以实现高耐压。因此本申请的发明人着眼于ρ型主体区域2和 η型杂质扩散区域14的接合面的电场强度EP/。S (在没有形成η型杂质扩散区域14的情况 下ρ型主体区域2与η—漂移层1的接合面的电场强度Ερ/ν_)，与η型缓冲区域7和η—漂移 层1的接合面的电场强度Εν/ν_的关系，发现能够提高IGBT的耐压。图103是示意表示本发明实施方式9中的IGBT的主结上被施加比击穿电压稍低 的反向偏压时沿着图1的XIX-XIX线的电场强度分布的图。图104是表示本发明实施方式 9中的接合面的电场强度与击穿电压的关系的图。参照图103，在IGBT的主结上被施加比击穿电压稍低的反向偏压时的半导体内的 电场，在从半导体衬底的第一主表面到P型主体区域2与η_漂移层1的接合面为止的区域 中急剧增加，然后，在η—漂移层1内缓慢地减少，在η—漂移层1与η型缓冲区域7中急剧 地减少。此外，在P型主体区域2及η型缓冲区域7内电场成为0。参照图104，当η_漂移 层1与P型主体区域2的接合面的电场强度Ερ/ν_为0 < Ερ/ν_ ( 3. OX 1015(V/cm)时，得到 较高的击穿电压BV。es。此外，当η型缓冲区域7与η—漂移层1的接合面的电场强度
2. OX IO14彡EN/N_(V/cm)时，得到较高的击穿电压BVCES。EN/N最好在EP/N以下。此外，在实施方式1 8中说明的结构或数值范围能够适当地进行组合。以上公开的实施方式在所有方面都只是示例，应当认为并不是本发明的限制。本 发明的范围并不是以上的实施方式，由权利要求所表示，将涵盖与权利要求均等的含义及 范围内的所有修正或变形。产业上的利用可能性本发明适合作为适于并行动作的高耐压半导体装置，特别是适合作为具备IGBT 的半导体装置。
权利要求
一种半导体装置，其中包括半导体衬底，具有互相对置的第一主表面及第二主表面；以及元件，该元件具有形成在所述第一主表面侧的栅极电极(5a)、形成在所述第一主表面侧的第一电极(11)、及与所述第二主表面接触地形成的第二电极(12)，所述元件通过施加到所述栅极电极的电压在沟道产生电场，且通过所述沟道的电场来控制所述第一电极与所述第二电极之间的电流，在所述半导体衬底与所述第二电极的界面上的尖峰的密度为0以上3×108个/cm2以下。
2.如权利要求1所述的半导体装置，其中在所述半导体衬底与所述第二电极(12)的界 面不存在尖峰。
3.如权利要求1所述的半导体装置，其中所述第二电极(12)的膜厚为200nm以上 IOOOOnm 以下。
4.如权利要求1所述的半导体装置，其中所述第二电极(12)由选自Al、AlSi、Ti及包 含金属的硅化物Al组成的群的至少一种以上的材料形成。
5.如权利要求1所述的半导体装置，其中，还具备形成在所述第二主表面的集电极区域，所述集电极区域具有与所述第二电极(12)接触的第一导电型的集电极扩散层(8)和 比所述集电极扩散层更加靠近第一主表面侧形成的第二导电型的缓冲扩散层(7)。
6.如权利要求5所述的半导体装置，其中在所述第二电极(12)与所述集电极扩散层 ⑶的界面上的所述集电极扩散层的杂质浓度(Cs,ρ)为5. OX IO15CnT3以上1. OX IO22CnT3以 下。
7.如权利要求5所述的半导体装置，其中所述集电极扩散层(8)的杂质浓度的最大值 (Cpj ρ)为 1. OXlO1W3 以上 LOXlO22Cnr3 以下。
8.如权利要求5所述的半导体装置，其中从所述第二主表面到所述集电极扩散层(8) 与所述缓冲扩散层(7)的接合面为止的深度(Dp)大于0且1. 0 μ m以下。
9.如权利要求5所述的半导体装置，其中，所述集电极区域还具有第二导电型的漂移扩散层(1)，所述漂移扩散层具有比所述缓 冲扩散层(7)低的杂质浓度，且与所述缓冲扩散层邻接而在比所述缓冲扩散层更加靠近第 一主表面侧形成，从所述第二主表面到所述缓冲扩散层(7)与所述漂移扩散层(1)的接合面为止的深度 (DnJ为0. 4 μ m以上50 μ m以下。
10.如权利要求5所述的半导体装置，其中所述缓冲扩散层(7)的载流子寿命(τΝ)比 所述集电极扩散层(8)的载流子寿命(τ ρ)低。
11.如权利要求5所述的半导体装置，其中，所述集电极区域还具有第二导电型的漂移扩散层(1)，所述漂移扩散层具有比所述缓 冲扩散层(7)低的杂质浓度，且与所述缓冲扩散层邻接而在比所述缓冲扩散层更加靠近第 一主表面侧形成，在相距所述第二主表面0. 50μπι以上60. Oym以下的深度的范围内的载流子寿命 (τ χ)比所述漂移扩散层(1)的载流子寿命(τ Ν_)低。
12.如权利要求5所述的半导体装置，其中所述集电极扩散层(8)的激活率比所述缓冲 扩散层(7)的激活率低。
13.如权利要求5所述的半导体装置，其中所述集电极扩散层(8)的激活率大于0且 90%以下。
14.如权利要求5所述的半导体装置，其中从所述第二主表面到所述缓冲扩散层(7)的 杂质浓度为最大值的位置为止的深度(Dp,n)为0. 40 μ m以上50 μ m以下。
15.如权利要求5所述的半导体装置，其中所述集电极扩散层(8)的杂质浓度的最大值 (Cp, ρ)相对于所述缓冲扩散层(7)的杂质浓度的最大值(Cp,N)的比(Cp,p/Cp,N)为1.0以上 1. OXlO3 以下。
16.如权利要求5所述的半导体装置，其中，所述集电极区域还具有第二导电型的漂移扩散层(1)，所述漂移扩散层具有比所述缓 冲扩散层(7)低的杂质浓度，且与所述缓冲扩散层邻接而在比所述缓冲扩散层更加靠近第 一主表面侧形成，构成所述缓冲扩散层的杂质的每单位面积的原子数(Sn)相对于构成所述漂移扩散层 的杂质的每单位面积的原子数(SnJ的比(SN/SN_)为0. 05以上100以下。
17.如权利要求5所述的半导体装置，其中，所述集电极区域还具有第二导电型的中间层(7a)，所述中间层具有比所述缓冲扩散层 (7)低的杂质浓度，且与所述缓冲扩散层邻接地形成，构成所述中间层的杂质的每单位面积的原子数(SnJ相对于构成所述缓冲扩散层的杂 质的每单位面积的原子数(Sn)的比大于0且0. 50以下。
18.如权利要求1所述的半导体装置，其中所述第二主表面的中心线平均粗糙度(Ra) 大于0且200nm以下。
19.如权利要求1所述的半导体装置，其中所述第二主表面的最大高度(Rmax)大于0且 2000nm 以下。
20.如权利要求1所述的半导体装置，其中在所述半导体衬底的所述第一主表面形成 有栅极用沟(Ia)，在所述栅极用沟(Ia)内埋入有所述栅极电极(5a)。
21.如权利要求20所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，所述栅极用沟(Ia)是所 述多个沟中的至少一个，从所述第一主表面到所述栅极用沟的底部为止的深度(Y)相对于所述栅极用沟与邻 接的其它沟(la、lb)的节距(X)的比(Y/X)为1.0以上。
22.如权利要求20所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，且所述多个沟的各沟从 平面上看沿一个方向排列，且所述栅极用沟(Ia)是所述多个沟中的至少一个，还具有第一导电型的阱层(41)，其与所述多个沟的各沟邻接而形成在所述第一主表 面，且从平面上看沿所述一个方向延伸，且形成得比所述多个沟的各沟更深，从所述栅极用沟的底面到所述阱层的底部为止的深度(Iftrell)大于0且1. 0 μ m以下。
23.如权利要求1所述的半导体装置，其中，还具备形成在所述第二主表面的集电极区域，所述集电极区域具有与所述第二电极接触的第一导电型的集电极扩散层(8)、比所述 集电极扩散层更加靠近第一主表面侧形成的第二导电型的缓冲扩散层(7)、及第二导电型 的漂移扩散层(1)，所述漂移扩散层具有比所述缓冲扩散层低的杂质浓度，且与所述缓冲扩 散层邻接而在比所述缓冲扩散层更加靠近第一主表面侧形成，还包括成为所述沟道的第一导电型的主体扩散层(2)；以及在所述主体扩散层与所述漂移扩散层(1)之间形成的第二导电型的埋入扩散层(14、 14a)。
24.如权利要求23所述的半导体装置，其中在所述半导体衬底的所述第一主表面形成 有沟(la、lb)，所述沟比所述埋入扩散层(14)的杂质浓度为IX IO16CnT3的位置更向第二主 表面侧突出。
25.如权利要求23所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)及发射极用沟(Ib)，在所 述栅极用沟(Ia)内埋入有所述栅极电极(5a)，且在所述发射极用沟(Ib)内埋入有成为所 述发射极电位的导电层(5b)，所述埋入扩散层(14)形成为与所述发射极用沟接触，且不与栅极用沟接触。
26.如权利要求25所述的半导体装置，其中所述埋入扩散层(14)在存在于所述发射极 用沟(Ib)的周围的区域中，从平面上看具有6.0μπι以上9μπι以下的宽度(Wcs)。
27.如权利要求25所述的半导体装置，其中从所述发射极用沟(Ib)到所述埋入扩散层 (14)的端部为止的距离(Xcs)为0. 5 μ m以上2 μ m以下。
28.如权利要求23所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)及发射极用沟(Ib)，在所 述栅极用沟(Ia)内埋入有所述栅极电极(5a)，且在所述发射极用沟(Ib)内埋入有成为所 述发射极电位的导电层(5b)，所述埋入扩散层(14)形成为与所述栅极用沟接触，且不与发射极用沟接触。
29.如权利要求23所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，且所述多个沟的各沟从 平面上看沿一个方向排列，所述埋入扩散层(14)从平面上看仅在被所述沟的各沟夹着的区域形成。
30.如权利要求23所述的半导体装置，其中，还具有第一导电型的阱层(41)，其在所述多个沟的各沟的排列方向上邻接地形成在所 述第一主表面，且从平面上看沿所述一个方向延伸，且形成得比所述多个沟(la、lb)的各 沟深， 所述阱层形成得比所述埋入扩散层(14)深。
31.如权利要求1所述的半导体装置，其中，还包括形成在所述第一主表面且与所述第一电极(11)接触的第一导电型的第一发射极扩散 层(6)；以及形成在所述所述第一主表面且与所述第一电极及所述第一发射极扩散层接触的第二 导电型的第二发射极扩散层(3)，沿着所述栅极电极(5a)的延伸方向的第一发射极扩散层的宽度(Wrc)相对于所述第一发射极扩散层的宽度(Wre)与沿着所述栅极电极的延伸方向的第二发射极扩散层的宽度 (Wso)之和的比(WPC/WSQ+WPC)为0. 08以上0. 20以下。
32.如权利要求1所述的半导体装置，其中电信号穿过具有局部高的电阻值的电阻体 (28a)而传达至所述栅极电极(5a)。
33.如权利要求32所述的半导体装置，其中所述电阻体(28a)具有与所述栅极电极 (5a)相同的结构。
34.如权利要求1所述的半导体装置，其中，还包括形成在所述第二主表面的集电极区域(1、7、8、14)；以及与所述集电极区域接触且成为所述沟道的第一导电型的主体扩散层(2)，所述集电极区域具有第二导电型的漂移扩散层(1)，对所述元件施加了反向电压时的所述漂移扩散层与所述主体扩散层的接合面的电场 强度(Ep7nJ大于0且3.0X105V/cm以下。
35.如权利要求1所述的半导体装置，其中，还包括形成在所述第二主表面的集电极区域(1、7、8、14)；以及 与所述集电极区域接触且成为所述沟道的第一导电型的主体扩散层(2)， 所述集电极区域具有与所述第二电极(12)接触的第一导电型的集电极扩散层(8)、比 所述集电极扩散层更加靠近第一主表面侧形成的第二导电型的缓冲扩散层(7)、及第二导 电型的漂移扩散层(1)，所述漂移扩散层具有比所述缓冲扩散层低的杂质浓度，且与所述缓 冲扩散层邻接而比所述缓冲扩散层更加靠近第一主表面侧形成，在对所述元件施加反向电压时的所述缓冲扩散层与所述漂移扩散层的接合面的电场 强度(En/n_)为2.0X104V/cm以上且所述漂移扩散层与所述主体扩散层的接合面的电场强 度(Ep7n)以下。
36.如权利要求1所述的半导体装置，其中，还具备成为所述沟道的第一导电型的主体扩散层(2)，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)，在所述栅极用沟(Ia)内 埋入有所述栅极电极(5a)，从所述主体扩散层的底部起的所述栅极用沟的突出量(DT)为1. 0 μ m以上且达到所述 第二主表面的深度以下。
37.如权利要求1所述的半导体装置，其中，还包括 成为所述沟道的第一导电型的主体扩散层(2)；以及从平面上看与所述主体扩散层的侧面邻接地形成的第二导电型的埋入扩散层(14a)。
38.如权利要求37所述的半导体装置，其中， 还具备形成在所述第二主表面的集电极区域，所述集电极区域具有与所述埋入扩散层和所述主体扩散层邻接的第一导电型的漂移 扩散层(1)，构成所述埋入扩散层的杂质的每单位面积的原子数(SN14a)相对于构成所述漂移扩散 层的杂质的每单位面积的原子数(SN_)的比(SN14a/SN_)为0以上20以下。
39.一种半导体装置，其中包括半导体衬底，其具有互相对置的第一主表面及第二主表面；以及元件，该元件具有形成在所述第一主表面侧的栅极电极(5a)、形成在所述第一主表面 侧的第一电极(11)、及与所述第二主表面接触地形成的第二电极(12)，所述元件通过施加到所述栅极电极的电压在沟道产生电场，且通过所述沟道的电场来 控制所述第一电极与所述第二电极之间的电流，还具备形成在所述第二主表面的集电极区域，所述集电极区域具有与所述第二电极(12)接触的第一导电型的集电极扩散层(8)、比 所述集电极扩散层更加靠近所述第一主表面侧形成的第二导电型的缓冲扩散层(7)、及第 二导电型的漂移扩散层(1)，所述漂移扩散层具有比所述缓冲扩散层低的杂质浓度，且与所 述缓冲扩散层邻接而比所述缓冲扩散层更加靠近第一主表面侧形成，构成所述缓冲扩散层的杂质的每单位面积的原子数(Sn)相对于构成所述漂移扩散层 的杂质的每单位面积的原子数(SN_)的比为0. 05以上100以下。
40.如权利要求39所述的半导体装置，其中在所述半导体衬底与所述第二电极的界面 的尖峰的密度为0以上3X IO8个/cm2以下。
41.如权利要求40所述的半导体装置，其中在所述半导体衬底与所述第二电极(12)的 界面不存在尖峰。
42.如权利要求39所述的半导体装置，其中所述第二电极(12)的膜厚为200nm以上 IOOOOnm 以下。
43.如权利要求39所述的半导体装置，其中所述第二电极(12)由选自Al、AlSi、Ti及 包含金属的硅化物组成的群的至少一种以上的材料构成。
44.如权利要求39所述的半导体装置，其中在所述第二电极(12)与所述集电极扩散 层⑶的界面的所述集电极扩散层的杂质浓度(Cs,ρ)为5. OX IO15CnT3以上1. OX IO21CnT3以 下。
45.如权利要求39所述的半导体装置，其中所述集电极扩散层(8)的杂质浓度的最大 值(Cpjp)为 1. OXlO1W 以上 1. OXlO21Cnr3 以下。
46.如权利要求39所述的半导体装置，其中从所述第二主表面到所述集电极扩散层 (8)与所述缓冲扩散层(7)的接合面为止的深度(Dp)大于0且1. 0 μ m以下。
47.如权利要求39所述的半导体装置，其中从所述第二主表面到所述缓冲扩散层(7) 与所述漂移扩散层(1)的接合面为止的深度(DnJ为0.4μπι以上50μπι以下。
48.如权利要求39所述的半导体装置，其中所述缓冲扩散层(7)的载流子寿命(τΝ) 比所述集电极扩散层(8)的载流子寿命(τ ρ)低。
49.如权利要求39所述的半导体装置，其中从所述第二主表面到0.50μπι以上 60. 0 μ m以下的深度的范围的载流子寿命(τ χ)比所述漂移扩散层(1)的载流子寿命(τ Ν) 低。
50.如权利要求39所述的半导体装置，其中所述集电极扩散层(8)的激活率比所述缓 冲扩散层(7)的激活率低。
51.如权利要求39所述的半导体装置，其中所述集电极扩散层(8)的激活率大于0且 90%以下。
52.如权利要求39所述的半导体装置，其中从所述第二主表面到所述缓冲扩散层(7) 的杂质浓度成为最大值的位置为止的深度(Dp,n)为0. 40 μ m以上50 μ m以下。
53.如权利要求39所述的半导体装置，其中所述集电极扩散层(8)的杂质浓度的最大 值(Cp,ρ)相对于所述缓冲扩散层(7)的杂质浓度的最大值(Cp,N)的比(CP,P/CP,N)为1.0以 上1. OXlO3以下。
54.如权利要求39所述的半导体装置，其中构成所述缓冲扩散层的杂质的每单位面积 的原子数(Sn)相对于构成所述漂移扩散层的杂质的每单位面积的原子数(SN_)的比(Sn/ SnJ为0. 05以上100以下。
55.如权利要求39所述的半导体装置，其中所述第二主表面的中心线平均粗糙度(Ra) 大于0且200nm以下。
56.如权利要求39所述的半导体装置，其中所述第二主表面的最大高度(Rmax)大于0 且2000nm以下。
57.如权利要求39所述的半导体装置，其中在所述半导体衬底的所述第一主表面形成 有栅极用沟(Ia)，在所述栅极用沟(Ia)内埋入有所述栅极电极(5a)。
58.如权利要求57所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，所述栅极用沟(Ia)为所 述多个沟中的至少一个，从所述第一主表面到所述栅极用沟的底部为止的深度(Y)相对于所述栅极用沟与邻 接的其它沟(la、lb)的节距(X)的比(Y/X)为1.0以上。
59.如权利要求57所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，且所述多个沟的各沟从 平面上看沿一个方向排列，且所述栅极用沟(Ia)为所述多个沟中的至少一个，还具备第一导电型的阱层(41)，其与所述多个沟的各沟邻接地形成在所述第一主表 面，且从平面上看沿所述一个方向延伸，且形成得比所述多个沟的各沟更深，从所述栅极用沟的底面到所述阱层的底部为止的深度(Iftrell)大于0且1. 0 μ m以下。
60.如权利要求39所述的半导体装置，其中，还包括成为所述沟道的第一导电型的主体扩散层(2)；以及在所述主体扩散层与所述漂移扩散层(1)之间形成的第二导电型的埋入扩散层(14、 14a)。
61.如权利要求60所述的半导体装置，其中在所述半导体衬底的所述第一主表面形成 有沟(la、lb)，所述沟比所述埋入扩散层(14)的杂质浓度为IX IO16CnT3的位置更向第二主 表面侧突出。
62.如权利要求60所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)及发射极用沟(Ib)，在所 述栅极用沟(Ia)内埋入有所述栅极电极(5a)，且在所述发射极用沟(Ib)内埋入有成为所 述发射极电位的导电层(5b)，所述埋入扩散层(14)形成为与所述发射极用沟接触，且不与栅极用沟接触。
63.如权利要求62所述的半导体装置，其中所述埋入扩散层(14)在存在于所述发射极 用沟(Ib)的周围的区域中，从平面上看具有6.0μπι以上9μπι以下的宽度(Wcs)。
64.如权利要求62所述的半导体装置，其中从所述发射极用沟(Ib)到所述埋入扩散层 (14)的端部为止的距离(Xcs)为0. 5 μ m以上2 μ m以下。
65.如权利要求60所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)及发射极用沟(Ib)，在所 述栅极用沟(Ia)内埋入有所述栅极电极(5a)，且在所述发射极用沟(Ib)内埋入有成为所 述发射极电位的导电层(5b)，所述埋入扩散层(14)形成为与所述栅极用沟接触，且不与发射极用沟接触。
66.如权利要求60所述的半导体装置，其中，在所述半导体衬底的所述第一主表面形成有多个沟(la、lb)，且所述多个沟的各沟从 平面上看沿一个方向排列，所述埋入扩散层(14)从平面上看仅在被所述沟的各沟夹着的区域形成。
67.如权利要求60所述的半导体装置，其中，还具备第一导电型的阱层(41)，其在所述多个沟的各沟的排列方向上邻接地形成在所 述第一主表面，且从平面上看沿所述一个方向延伸，且形成得比所述多个沟(la、lb)的各 沟更深，所述阱层形成得比所述埋入扩散层(14)更深。
68.如权利要求39所述的半导体装置，其中，还包括形成在所述第一主表面且与所述第一电极(11)接触的第一导电型的第一发射极扩散 层(6)；以及形成在所述所述第一主表面且与所述第一电极及所述第一发射极扩散层接触的第二 导电型的第二发射极扩散层(3)，沿着所述栅极电极(5a)的延伸方向的第一发射极扩散层的宽度(Wrc)相对于所述第 一发射极扩散层的宽度(Wre)与沿着所述栅极电极的延伸方向的第二发射极扩散层的宽度 (Wso)之和的比(WPC/WSQ+WPC)为0. 08以上0. 20以下。
69.如权利要求39所述的半导体装置，其中电信号穿过具有局部高的电阻值的电阻体 (28a)传达至所述栅极电极(5a)。
70.如权利要求69所述的半导体装置，其中所述电阻体(28a)具有与所述栅极电极 (5a)相同的结构。
71.如权利要求39所述的半导体装置，其中，还具备与所述集电极区域接触且成为所述沟道的第一导电型的主体扩散层(2)，对所述元件施加反向电压时的所述漂移扩散层与所述主体扩散层的接合面的电场强 度(Ep/n_)大于 0 且 3. OX 105V/cm 以下。
72.如权利要求39所述的半导体装置，其中，还具备与所述集电极区域接触且成为所述沟道的第一导电型的主体扩散层(2)，对所述元件施加反向电压时的所述缓冲扩散层与所述漂移扩散层的接合面的电场强 度(En/n_)为2. OX 104V/cm以上且所述漂移扩散层与所述主体扩散层的接合面的电场强度 (Ep7nJ 以下。
73.如权利要求39所述的半导体装置，其中，还具备成为所述沟道的第一导电型的主体扩散层(2)，在所述半导体衬底的所述第一主表面形成有栅极用沟(Ia)，在所述栅极用沟(Ia)内 埋入有所述栅极电极(5a)，所述栅极用沟从所述主体扩散层的底部的突出量(Dt)为1. 0 μ m以上且达到所述第二 主表面的深度以下。
74.如权利要求39所述的半导体装置，其中，还包括 成为所述沟道的第一导电型的主体扩散层(2)；以及从平面上看与所述主体扩散层的侧面邻接而形成的第二导电型的埋入扩散层(14a)。
75.如权利要求74所述的半导体装置，其中构成所述埋入扩散层的杂质的每单位面 积的原子数(SN14a)相对于构成所述漂移扩散层的杂质的每单位面积的原子数(SN_)的比 (SN14/SN_)为0以上20以下。
全文摘要
半导体装置具备半导体衬底和MOS晶体管。半导体衬底具有互相对置的第一主表面及第二主表面。MOS晶体管具有形成在第一主表面侧的栅极电极(5a)、形成在第一主表面侧的发射极电极(11)、及与第二主表面接触地形成的集电极电极(12)。元件通过施加到栅极电极(5a)的电压在沟道产生电场，且通过沟道的电场来控制发射极电极(11)与集电极电极(12)之间的电流。在半导体衬底与集电极电极(12)的界面上的尖峰的密度为0以上3×108个/cm2以下。从而得到适于并行动作的半导体装置。
文档编号H01L29/78GK101983431SQ200880128558
公开日2011年3月2日 申请日期2008年3月31日 优先权日2008年3月31日
发明者中村胜光 申请人:三菱电机株式会社