专利名称：用于在半导体结构上制造次分辨率对准标记的方法及包含次分辨率对准标记的半导体结构的利记博彩app
技术领域：
本发明的实施例大体上涉及半导体结构及装置的制造，且更具体地说，涉及用于 在半导体结构及装置的电介质材料中或上形成次分辨率对准标记的方法，且涉及所得的半 导体结构及装置。
背景技术：
在制造半导体装置中，有时利用将信号从衬底的电路侧(常规上还称为“有源表 面”)传输到衬底的背侧的互连。从电路侧贯穿衬底延伸到背侧的互连有时称为贯穿互连。 在以晶片级制造半导体装置期间，贯穿互连有时称为贯穿晶片互连(“TWI”)或贯穿硅互 连。贯穿互连通常为形成于衬底中的金属填充通道，且经配置及定位以将电路侧上的集成 电路电连接到背侧上的电元件。背侧包含有时直接且有时经由再分配导体而与贯穿互连电 连通的终端触点。随着半导体装置变得越来越小且具有越来越高的输入/输出配置，半导体制造商 必须在不损害性能的情况下制造具有越来越小的大小及间距的贯穿互连。具有高导电性及 低寄生电容的贯穿互连提供最佳性能。除具有良好性能特性以外，能够使用常规设备及常 规工艺以晶片级制造贯穿互连也是有利的。在制造半导体装置中利用尽可能少的工艺动作 以最小化成本并降低缺陷也是有利的。常规的金属填充贯穿互连利用多个光图案化动作且 可包含前侧与背侧处理。举例来说，终端触点及用于终端触点的衬垫是分别利用多个光图 案化动作制成的，这大大增加了总制造成本。为了实现电路连续性，在进行光图案化动作之前小心地使上面最终将形成半导体 装置的晶片与光罩或掩模对准。对准在常规上是使用晶片步进器或对准器来实现的，所述 晶片步进器或对准器将所要图案从光罩或掩模转移到晶片上所存在的材料上。晶片步进器 使用晶片上的对准标记(还表征为基准)作为参考点以精确地对准光罩或掩模与晶片上先 前形成的材料。对准标记通常通过以已知定向及空间关系在下伏层中蚀刻沟槽图案而形成 于晶片的不用的部分上，例如沿晶片的周边边缘或靠近分隔开个别半导体裸片的位置的切 划线。晶片步进器通常使用具有固定波长的光来检测晶片上的对准标记的位置。虽然常规的对准工艺对于许多应用来说是有效的，但这些对准工艺对于背侧上具 有终端触点的半导体装置的背侧处理来说是不可靠的。背侧处理通常包含图案化及固化衬底的背侧上的电介质材料。电介质材料充当蚀刻掩模以用于在衬底中形成深通道。除通道以外的延伸穿过电介质材料且暴露下伏或上覆材料的开口(例如任何对准标记)在后续处 理动作期间转移到衬底，从而引发下游处理问题。另外，如果金属晶种层存在于背侧上，则 不能使用红外线(“IR”)对准技术来对准前侧对准标记。IR技术目前用于背侧对准，因为 硅衬底为透明的，这使得能够使用晶片的电路侧上的对准标记来进行背侧对准。然而，金属 晶种材料对于IR来说并不透明，且因此，金属晶种材料在背侧处理期间阻止后续对准。为 了解决此问题，可在衬底的背侧上形成独特通道或若干组独特通道，并将其用作对准标记。 这些通道与存在于衬底或邻近半导体裸片上的其它通道相比具有独特的形状及图案。然 而，已证明以一致方式形成及检测独特通道为不可靠的技术，其导致误对准。
图1A-1H为根据本发明的实施例的在形成半导体结构及半导体装置的各种制造 阶段期间的横截面示意图；图2A为根据本发明的实施例的半导体结构及半导体装置的实施例沿图IA的线 2A-2A获取的仰视示意图；图2B为根据本发明的实施例的半导体结构沿图IC的线2B-2B获取的平面示意 图；图2C为根据本发明的实施例的半导体结构及半导体装置沿图IF的线2C-2C获取 的平面示意图；及图3A-3C为根据本发明的实施例的形成于半导体结构及半导体装置上的对准标 记图案的示意图。
具体实施例方式本发明揭示一种制造包含多个次分辨率对准标记的半导体结构的方法，还揭示包 含次分辨率对准标记的半导体结构。如本文中所使用，术语“次分辨率对准标记”意指且包 含半导体结构上的沟槽、线、凸块、脊或其它特征，所述半导体结构具有至少一个大小经设 定为低于其上或其中形成所述特征的材料在给定光波长下的分辨率极限的尺寸(例如，宽 度、长度或直径)。次分辨率对准标记可与材料中的其它开口大体上同时形成于材料中，从 而减少用于制造半导体结构的处理动作的数目。为了防止次分辨率对准标记转移到下伏材 料中，使其中形成次分辨率对准标记的材料的一部分保留在下伏材料之上，从而保护下伏 材料免受后续处理动作。在以下详细描述中，参考附图，所述附图形成本发明的一部分且在附图中以说明 方式展示其中可实践本发明的特定实施例。充分详细地描述这些实施例以使得所属领域的 技术人员能够实践本发明。应了解，可利用其它实施例，且可在不脱离本发明的精神及范围 的情况下作出结构、逻辑及电改变。本文中所呈现的图式并不打算作为任何特定半导体结 构或其制造工艺的实际视图，而是仅为用于描述本发明的实施例的理想化表示。另外，图式 之间的共同元件可保留相同数字标号。以下描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供对本发明 的实施例的详尽描述。然而，所属领域的技术人员应了解，本发明的实施例可在不采用这些特定细节的情况下实践。实际上，本发明的实施例可结合工业中所采用的常规半导体制造 技术来实践。另外，以下所提供的描述并不形成用于制造半导体结构或半导体装置的完整 工艺流程，且以下描述的半导体装置并不形成完整电子装置。以下仅详细描述理解本发明 的实施例所必要的那些工艺步骤及半导体结构或半导体装置。由半导体结构形成完整半导 体装置或由半导体装置形成完整电子装置的额外处理动作可由常规制造技术执行。本文中所描述的材料可由任何合适的沉积技术形成，所述沉积技术包含(但不限 于)旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强型 ALD或物理气相沉积(“PVD”)。或者，可使材料生长。依据待形成的特定材料而定，用于沉 积或生长材料的技术可由所属领域的技术人员选择。虽然材料可形成为若干层，但材料不 限于此且可以其它配置形成。由本发明的实施例形成的半导体装置2(参见图IH及2C)可为成像器装置，其经 配置以用于传感器阵列及其中像素的照明。虽然所述描述及图式相对于成像器装置的后端 处理来描述并说明本发明的实施例，但半导体装置2可为电子信号装置(S卩，微处理器)或 存储器装置，所述存储器装置包含(但不限于)易失性存储器装置(例如，DRAM装置)及 非易失性存储器装置(例如，快闪存储器装置)。借助于非限制性实例，本发明的实施例还 可用于形成DRAM装置上的背侧再分配层(“RDL”)。然而，本发明的实施例还可用于所谓 的“前端”或“前侧”处理中，例如金属镀敷或对准工艺。制造半导体结构4A、4B(参见图IC及1D)可包含与2006年12月8日申请的 题为“用于制造具有贯穿互连及背侧再分配导体的半导体组件的方法及系统(METH0DAND SYSTEM FOR FABRICATING SEMICONDUCTOR COMPONENTS WITHTHR0UGH INTERCONNECTS AND BACK SIDE REDISTRIBUTI0NC0NDUCT0RS) ”的第11/635，902号美国专利申请案中所述的制 造动作大体上类似的制造动作。半导体结构4A、4B可如图1A-1D所说明来制造，图1A-1D 为在半导体结构4A、4B的制造期间的在各种处理动作期间的工件10的部分横截面图。半 导体结构4A、4B可如图1E-1H所说明进一步经处理以产生半导体装置2。多个半导体装置 2可在衬底14上及/或中并排地同时制造。然而，出于说明的目的，在图1A-2C中仅说明工 件10的待包含单个半导体装置2的部分。工件10实际上可包含多个半导体装置2，所述半 导体装置2随后从工件10单一化出来以提供多个个别及离散的半导体装置2。如图IA所说明，工件10可包含衬底14、具有成像器像素阵列16的图像传感器裸 片(或图像传感器封装)、位于成像器像素阵列16中的多个集成电路18、电绝缘材料30及 多个衬底触点26。衬底14的其它区上可存在额外集成电路(未图示)，例如用于处理图像 数据。衬底14、成像器像素阵列16、集成电路18、电绝缘材料30及衬底触点26可由本文 中未详细描述的常规技术形成。如本文中所使用，术语“衬底”意指并包含常规硅衬底或包 括半传导材料层的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指并包含硅晶 片，而且意指并包含绝缘体上硅(“S0I”)衬底(例如蓝宝石上硅(“S0S”)衬底及玻璃上 硅(“S0G”)衬底)、基础半导体基底上的硅外延层 及其它半导体或光电子材料，例如硅锗、 锗、砷化镓、氮化镓或磷化铟。衬底14包含前表面22及在前表面22的相对侧上的背表面 24。前表面22可为衬底14的有源表面，且因此包含有源区，包含(但不限于)成像器像素 阵列16及集成电路18。衬底14的前表面22在此项技术中有时称为所谓的“前侧”，且背 表面24在此项技术中有时称为所谓的“背侧”。为方便起见，在对本发明的此描述中使用如下术语，包含(但不限于)“前”、“背”、“外部”、“上部”、“下伏”及“上覆”。这些术语用于 表示图式中所描绘的特征的相对方向、位置及定向且不参考重力。举例来说，工件10或半 导体结构4A、4B实际上可在制造或使用期间以任何合适方向定向。前表面22及背表面24 大体上为平面的且大体上相互平行。在制造期间，可使用包含多个大体上相同的衬底14的晶片20(还参见图2A)。个别半导体装置2可由晶片20的衬底14中的每一者产生。晶片20可为所谓的“全厚度”晶 片或所谓的“薄化”晶片，已从“薄化”晶片的背侧移除了实质性厚度的晶片材料。邻近衬底 14之间的凹道或切划区域36由晶片20上的垂直线(参见图1A-1H)及间隔(参见图2A) 指示。衬底14还可存在于面板、引线框或包含多个衬底14的电路板上。衬底触点26可与集成电路18电连通。衬底触点26可包含结合衬垫或再分配触 点(即，结合RDL形成的触点)。衬底触点26可由导电的可结合金属(例如铝或铜)形成 或由多种金属(例如铝镍金、铝镍焊料、铜钯或铝铜)形成。为简单起见，在图IA中的工件 10上仅说明一个衬底触点26，且在图2A中的工件10上仅说明8个衬底触点26。然而，工 件10实际上可包含以所要配置布置的数十个到数百个衬底触点26，所述所要配置例如为 中心阵列、边缘阵列或区域阵列。而且，虽然衬底触点26经说明为具有大体上正方形的周 边轮廓(参见图2A)，但衬底触点26可具有任何多边形形状，包含(但不限于)正方形、矩 形、圆形、三角形或椭圆形。衬底触点26的大小可基于半导体结构4A、4B的既定用途来按 需要选择。借助于非限制性实例，衬底触点26可在每一侧上具有约5 μ m到约200 μ m的宽 度。衬底触点26可为大体上平面的衬垫或焊盘，或可具有其它形状，包含(但不限于)呈 凸块、柱块、柱子或火山样形状形式的突出物。电绝缘材料30可经配制并定位以使集成电路18、位于成像器像素阵列16外部的 额外集成电路及来自衬底14的其余部分的其它电元件电绝缘。借助于非限制性实例，电绝 缘材料30可由硼磷硅酸盐玻璃(“BPSG”)、二氧化硅(“Si02”)或聚酰亚胺形成。为简单 起见，衬底触点26经说明为位于电绝缘材料30上。然而，内部导体(未图示)可在衬底触 点26与集成电路18之间、衬底触点26与位于成像器像素阵列16外部的额外集成电路之 间以及衬底触点26与其它电元件之间提供电路径。如图IB所说明，间隔物32可形成于衬底14的前表面22上。另外，晶片级载体 28可任选地附接到衬底14的前表面22。对于一些应用，例如全厚度晶片的处理，可除去晶 片级载体28。间隔物32的大小及几何形状可由所属领域的技术人员加以选择。间隔物32 可由电绝缘材料形成，所述电绝缘材料包含(但限于)聚合物、玻璃或陶瓷。间隔物32可 通过常规技术形成于衬底触点26上。或者，可使用粘合剂材料(未图示)来将晶片级载体 28 (如果存在)附接到衬底14的前表面22。晶片级载体28可由具有选定厚度及选定周边 轮廓的玻璃或硅材料形成。因为许多后续处理动作从衬底14的背表面24进行，所以晶片 级载体28除提供支撑以外还可为衬底14的前表面22提供保护。间隔物32及晶片级载体 28可在进行后续处理动作之后移除。可从背表面24移除衬底14的一部分以形成衬底14'，其为所谓的“薄化”衬底。 衬底14可具有高达约700 μ m的厚度。衬底14的所述部分可通过常规技术来移除，例如通 过机械平面化工艺、化学平面化工艺、化学机械平面化(“CMP”)工艺或蚀刻工艺(例如湿 式蚀刻、干式蚀刻或等离子体蚀刻工艺)。衬底14'可具有约10 μ m到约300 μ m的厚度。
电介质材料34可安置于衬底14'的背表面24上。电介质材料34可用作蚀刻掩 模以在半导体结构4A、4B上界定通道44及至少一个次分辨率对准标记40 (参见图1D)。因 为图1A-1H为横截面图，所以这些图式将次分辨率对准标记40说明为电介质材料34中的 部分开口或沟槽。然而，多个次分辨率对准标记40可被分组在一起以形成次分辨率对准标 记40的图案42 (参见图2B、2C及3A-3C)。电介质材料34可为光可界定或光可成像材料， 例如在经暴露及固化时具有介电性质的正型色调或负型色调光致抗蚀剂材料。电介质材料 34可经选择为具有大于次分辨率对准标记40的所要尺寸的分辨率极限。借助于非限制性 实例，电介质材料34可具有大于或约等于1. 0 μ m的分辨率极限。如下文详细描述及图IC 中所说明，电介质材料34可经图案化以包含开口 38及次分辨率对准标记40。因为分辨率 极限可随用作电介质材料34的材料而变，所以电介质材料34可基于开口 38及次分辨率对 准标记40的所要尺寸来选择。电介质材料34可与衬底14'兼容并粘附到衬底14'。另 夕卜，电介质材料34可与沉积为与电介质材料34接触的其它材料兼容。电介质材料34可通过常规技术安置于衬底14'的背表面24上，所述常规技术包 含(但不限于)旋涂、毯覆式沉积、干膜工艺或喷涂工艺。电介质材料34可以足够厚度形 成于衬底14'的背表面24上以实现次分辨率对准标记40及开口 38的所要尺寸。电介质 材料34的厚度还可足以在电介质材料34中提供大体上垂直的侧壁，所述电介质材料34在 衬底14'的后续蚀刻期间充当掩模。电介质材料34的厚度还可足以为后续处理动作提供 足够的抗蚀预算或厚度。借助于非限制性实例，电介质材料34可以约5 μ m到约20 μ m(例 如约15μπι)的厚度形成。如果用作电介质材料34的材料利用固化动作，则固化条件可由 所属领域的技术人员根据制造商的说明书来确定。依据用作电介质材料34的材料而定，还 可利用前暴露烘烤或后暴露烘烤中的至少一者。这些条件可由所属领域的技术人员根据制 造商的说明书来确定。开口 38的尺寸可以处于或高于电介质材料34的分辨率极限的大小形成于电介质 材料34中，而次分辨率对准标记40的尺寸可以低于电介质材料34的分辨率极限的大小形 成于电介质材料34中。次分辨率对准标记40的尺寸可为电介质材料34的分辨率极限的 约10%到约75%。借助于非限制性实例，尺寸为约0. 4 μ m到约0. 9 μ m的次分辨率对准标 记40可形成于电介质材料34中。借助于非限制性实例，如果电介质材料34具有约2 μ m 的分辨率极限，则次分辨率对准标记40可以约0. 5 μ m形成于电介质材料34中。次分辨率对准标记40可由常规对准技术及常规对准设备检测或辨别，例如通过 使用可见光对准设备结合配备有显微镜的相机。虽然次分辨率对准标记40容易地可见于 图1C-1H中，但请了解，为清楚及方便起见，次分辨率对准标记40未在这些图式中按比例绘 制。如此项技术中所已知，多个次分辨率对准标记40可被分组在一起以形成可检测或可辨 别的次分辨率对准标记40的图案42 (参见图2B、2C及3A-3C)。借助于非限制性实例，次分 辨率对准标记40的图案42可具有约100 μ m2的尺寸。图案42中的次分辨率对准标记40 可包含多个由约0.4μπι到约10 μ m的间隔相互分隔开的电介质材料34的线。图案42中 的次分辨率对准标记40还可由约10 μ m的间隔相互分隔开。次分辨率对准标记40的图案 42可形成如图3A所说明的所谓的“ + ”形状或图3B及3C中所说明的形状。然而，次分辨率 对准标记40的图案42不限于任何特定形状或 配置。次分辨率对准标记40及开口 38可通过经由光罩(未图示)使电介质材料34暴露于能量并显影电介质材料34来形成。暴露能量可依据经选择作为电介质材料34的材料而定，且可由所属领域的技术人员根据制造商的说明书来确定。次分辨率对准标记40可形 成于电介质材料34的所要位置上，使得次分辨率对准标记40不干扰晶片20的后续处理。 次分辨率对准标记40可形成于电介质材料34的周边或其它位置上。虽然图1C-1H将次分 辨率对准标记40展示为位于晶片20的周边及中间的沟槽，但次分辨率对准标记40可通过 适当配置并定位光罩而形成于晶片20的不同部分上。如此项技术中所已知，光罩可包含大 小大体上对应于待形成于电介质材料34中的开口 38及次分辨率对准标记40的所要大小 的多个对准标记小孔及多个开口小孔(或多个对准标记特征及多个开口特征)。借助于非 限制性实例，如果上面将形成次分辨率对准标记40及开口 38的电介质材料34为正型光致 抗蚀剂材料，则光罩可包含对准标记小孔及开口小孔。所得的次分辨率对准标记40可为形 成于电介质材料34中的沟槽。虽然本文中的后续论述假设电介质材料34为正型光致抗蚀 剂材料，但电介质材料34可替代地为负型光致抗蚀剂材料。如果使用负型光致抗蚀剂材 料，则光罩可包含对准标记特征及开口特征，且所得的次分辨率对准标记40可为电介质材 料34中的特征，例如线。对准标记小孔或对准标记特征的尺寸可经大小设定为小于开口小 孔或开口特征的尺寸，以形成对应的次分辨率对准标记40及开口 38。因为光罩及制造光罩 以包含所要小孔或特征的方法在此项技术中为已知的，所以本文中不详细描述形成光罩。因为光罩中的对准标记小孔相对于开口小孔的大小来说相对较小，所以暴露能量 可能不会完全穿透位于对准标记小孔下方的电介质材料34的区。因而，位于对准标记小孔 下方的电介质材料34可部分分解(S卩，不完全分解)。换句话说，位于对准标记小孔下方的 电介质材料34的部分分解可通过适当地设定光罩中的对准标记小孔的大小来实现。因为 光罩中的开口小孔较大，所以暴露能量可穿透位于开口小孔下方的电介质材料34的区。因 而，位于开口小孔下方的电介质材料34的区可大体上被分解。在暴露之后，电介质材料34可经显影以产生次分辨率对准标记40及开口 38。用 于电介质材料34的显影条件可由所属领域的技术人员根据制造商的说明书来确定。在显 影电介质材料34之后，部分分解的电介质材料34的至少一部分保留在衬底14‘上，而电介 质材料34的完全分解区被移除。显影可移除部分分解的电介质材料34(位于对准标记小 孔下方的电介质材料34)的总厚度的约10%到约75%，而电介质材料34的厚度的约25% 到90%保留。开口 38可形成于电介质材料34上以与衬底14'的前表面22上的衬底触点 26大体上对准。开口 38的大小及形状可基于衬底触点26的大小及形状来选择。借助于非 限制性实例，开口 38的尺寸可被大小设定为略小于衬底触点26的尺寸且可具有圆形形状 或多边形形状。在一个实施例中，电介质材料34为来自捷时雅迈科公司(JSR Micro, Inc.)(加利 福亚州桑尼维尔)的商标为WPR的正型色调或负型色调光致抗蚀剂材料。wra系列光致抗 蚀剂材料处于上市前阶段且具有有限的可用性。WPR系列光致抗蚀剂材料为具有低固化温 度的正型或负型光致抗蚀剂且能够以约5 μ m到约20 μ m的厚度形成。JSR WPR光致抗蚀 剂材料可以约15 μ m的厚度沉积于衬底14'上且在110°C下在热板上被加热3. 5分钟。在 前烘烤之后，可使JSR wra光致抗蚀剂材料经由具有所要图案及大小的对准标记小孔及开 口小孔的光罩经受约1500mJ/cm2的暴露能量。对准标记小孔可在JSR WI3R光致抗蚀剂材 料上形成0. 5 μ m的次分辨率对准标记40。可使用0. 26N氢氧化四甲铵(“TMAH”)的水溶液对jsr wra光致抗蚀剂材料进行显影并用去离子水对其进行冲洗以形成次分辨率对准标 记40。jsr wra光致抗蚀剂材料的显影部分可在烘箱中固化，所述烘箱在120°c的温度下 被维持ι小时，以3°c /分钟斜升到150°C，在150°C下被维持30分钟，以3°C /分钟斜升到 200°c，在200°c下被维持1小时且以3°c /分钟斜降到环境温度(约25°c )。部分分解电介质材料34的能力提供许多优点。第一，因为对准标记小孔及开口小孔存在于单个光罩上，所以电介质材料34中的次分辨率对准标记40及开口 38可大体上同 时形成。因而，次分辨率对准标记40可在不向总制造添加工艺动作的情况下形成，这节省 了与进行这些动作相关联的成本。第二，因为部分分解的电介质材料34保留在衬底14'上 (形成次分辨率对准标记40)，所以保护衬底14'的下伏区免受后续处理动作，例如对衬底 14'的蚀刻及金属沉积。第三，部分分解的电介质材料34为后续处理动作提供足够抗蚀预 算。第四，通过部分分解位于对准标记小孔下方的电介质材料34，次分辨率对准标记40不 转移到例如衬底14'等下伏材料中。相反，通过大体上分解位于开口小孔下方的电介质材 料34，在显影电介质材料34之后暴露衬底14'的下伏区。第五，通过利用部分分解的电介 质材料34作为次分辨率对准标记40，对准精度可相对于通过形成先前所述的独特通道来 实现的对准精度来说被改进高达约3倍。第六，因为次分辨率对准标记40是可检测的，所 以对准可自动化，这改进了制造半导体结构4a、4b的处理量。次分辨率对准标记40及开口 38还可使用多个光罩及多个暴露及显影动作而形成 于电介质材料34中。借助于非限制性实例，电介质材料34可经由具有对准标记小孔的第 一光罩暴露于第一能量，并经由具有开口小孔的第二光罩暴露于第二能量。次分辨率对准 标记40的尺寸可小于电介质材料34的分辨率极限。然而，利用多个光罩及多个暴露及显 影动作可向所述工艺添加额外动作，从而增加制造半导体结构4a、4b的时间及成本。电介质材料34中的次分辨率对准标记40还可通过在光罩(未图示)中产生多个 具有低于暴露工具(步进器或对准器)的分辨率极限的大小的对准标记小孔来形成。电介 质材料34可经由光罩中的对准标记小孔暴露于能量并显影，从而形成次分辨率对准标记 40。暴露能量可依据经选择作为电介质材料34的材料而定，且可由所属领域的技术人员根 据制造商的说明书来确定。因为光罩中的对准标记小孔具有低于暴露工具的分辨率极限的 大小，所以暴露能量可能不会完全穿透位于对准标记小孔下方的电介质材料34的区。因 而，位于对准标记小孔下方的电介质材料34可部分分解(即，不完全分解)。次分辨率对准标记40可用于后续对准动作中，例如使半导体结构4a、4b与适当的 光罩(未图示)对准以进行金属镀敷，如图1e-1h所说明且如下文更详细描述。次分辨率 对准标记40还可用于裸片与裸片或场与场对准。次分辨率对准标记40的外形可由常规对 准技术及常规对准设备经由导电材料50(参见图1f)或其它上覆材料检测或辨别。然而， 依据待进行的后续处理动作而定，次分辨率对准标记40可出于其它目的用于使工件10与 光罩对准。如果次分辨率对准标记40保留在电介质材料34上，则次分辨率对准标记40还 可用于多个处理动作。如图id所说明，电介质材料34中的开口 38可被转移到衬底14中，从而形成通道 44，所述通道44与衬底14'的前表面22上的衬底触点26大体上对准。通道44大体上垂 直(正交)于衬底14'的背表面24。可使用在电绝缘材料30处终止的湿式蚀刻工艺或干 式蚀刻工艺形成通道44。可使用包含氢氧化钾(“κ0η”)水溶液的各向异性湿式蚀刻工艺形成通道44。或者，可使用包含氟化氢(“HF”)及硝酸(“HNO/’)水溶液的各向同性湿式 蚀刻工艺形成通道44。通道44的大小可大体上对应于衬底触点26的大小。借助于非限 制性实例，通道44可具有约5 μ m到约2mm的直径。还可移除经由通道44暴露的电绝缘材 料30，从而暴露衬底触点26的上表面46。可使用例如氧化物干式蚀刻工艺等蚀刻工艺移 除电绝缘材料30。如图IE所说明，通道44的侧壁可衬有通道绝缘材料48。通道绝缘材料48可为 电绝缘聚合物，例如聚酰亚胺或Parylene 聚合物或SiO2。通道绝缘材料48可由常规沉积 技术形成。可从通道44的底部移除过量通道绝缘材料48，从而暴露衬底触点26的上表面 46。晶种材料(未图示)可形成于通道44中及电介质材料34上方。借助于非限制性 实例，晶种材料可为铜且可通过PVD进行沉积。如图IF所说明，导电材料50可形成于通道 44中及电介质材料34与晶种材料(如果使用)上方，以提供与衬底触点26的物理及电接 触。导电材料50可以约Ιμπι到约ΙΟμπι的厚度形成，使得通道44保持至少部分开放。导 电材料50可为金属(例如铜、镍、铝、铬、钛、钨、金、银、钽、钼或其混合物)或聚合物。如果 导电材料50将由无电或电解沉积形成，则沉积掩模54可形成于电介质材料34上方且经图 案化以使得沉积掩模54的若干部分保留在电介质材料34上将不沉积导电材料50的位置 中。沉积掩模54可由抗蚀材料形成。导电材料50可形成于晶种材料的未受到沉积掩模54 保护的部分上。或者，导电材料50可通过CVD、PECVD、PVD、溅镀或蒸镀工艺形成于电介质 材料34上。如图IG所说明，沉积掩模54(如果存在)可例如通过使用等离子体蚀刻或其它常 规工艺而从电介质材料34移除。下伏晶种材料也可例如通过使用蚀刻工艺而移除。借助 于非限制性实例，导电材料50可形成TWI 11、再分配导体12及用于终端触点56的终端触 点衬垫52 (参见图1F-1H及2C)。TWI 11可至少部分衬于通道44的侧壁及衬底触点26的 上表面46。因而，TWI 11、再分配导体12及终端触点衬垫52可使用单个金属沉积动作形 成。另外，因为TWI 11是从背表面24形成，所以可保护衬底14'的前表面22免受这些处 理动作。如图IH所说明，外部绝缘材料58可形成于电介质材料34上方及通道44中。外 部绝缘材料58可大体上覆盖通道44中的导电材料50及再分配导体12 (参见图2C)。外 部绝缘材料58可为低介电常数(“低k”)材料，例如聚酰亚胺、聚苯并恶唑或苯并环丁烯。 外部绝缘材料58可经图案化及固化以暴露终端触点衬垫52。终端触点56或外部引线接 点(“0LB”)可形成于终端触点衬垫52上，从而产生半导体装置2。终端触点56可为金属 或焊料球、凸块、柱状物、柱块或引脚，且可由常规技术形成。终端触点56还可与TWI 11电 连通，其形成内部引线接点(“ILB”)。另外，在形成终端触点56之前，在凸块下，金属化材 料(未图示)可形成于终端触点衬垫52上。在形成终端触点56之后，可将个别半导体裸 片从晶片20单一化出来。所述单一化可通过常规技术来进行，例如通过使用经配置以将晶 片20分割为半导体裸片的分割锯。或者，可通过用激光或喷水切割或通过蚀刻来单一化晶 片。可利用额外动作来处理半导体装置 2且将其并入于电子装置或系统中，所述电子 装置或系统包含(但不限于)无线装置、个人计算机、数字相机、蜂窝式电话、个人数字助理(“PDA”)或其它电子装置。这些额外处理动作在此项技术中为已知的且因此在本文中未 详细描述。 虽然本发明易受各种修改以及替代形式及实施方案，但已在附图中借助于实例展 示了且已在本文中详细描述了特定实施例。然而，应了解，本发明不限于所揭示的特定实施 例。而是，本发明涵盖属于如所附权利要求书所界定的本发明的精神及范围内的所有修改、 等效物及替代方案。
权利要求
一种制造半导体结构的方法，其包括在衬底上形成电介质材料；形成至少一个部分延伸到所述电介质材料中的对准标记；及在所述电介质材料中形成至少一个开口。
2.根据权利要求1所述的方法，其进一步包括 使所述至少一个对准标记与光罩对准；及在所述至少一个开口中形成金属。
3.根据权利要求1所述的方法，其中形成至少一个对准标记及在所述电介质材料中形 成至少一个开口包括同时形成所述至少一个对准标记及所述至少一个开口。
4.根据权利要求3所述的方法，其中同时形成所述至少一个对准标记及所述至少一个 开口包括经由包括多个对准标记小孔及多个开口小孔的光罩使所述电介质材料暴露于能量；及显影所述电介质材料以形成所述至少一个对准标记及所述至少一个开口。
5.根据权利要求1或权利要求3所述的方法，其中形成至少一个对准标记包括在所述 衬底的切划区域上形成所述至少一个对准标记。
6.根据权利要求1或权利要求3所述的方法，其中形成至少一个对准标记包括沉积当 固化时具有介电性质的光可界定材料。
7.根据权利要求1或权利要求3所述的方法，其中形成至少一个对准标记包括将所述 至少一个对准标记的至少一个尺寸的大小设定为低于所述电介质材料的分辨率极限。
8.根据权利要求7所述的方法，其中设定所述至少一个对准标记的至少一个尺寸的大 小包括将所述至少一个对准标记的所述至少一个尺寸的大小设定为所述电介质材料的所 述分辨率极限的约10%到约75%。
9.根据权利要求7所述的方法，其中将所述至少一个对准标记的至少一个尺寸的大小 设定为低于所述电介质材料的分辨率极限包括选择所述电介质材料以展现约2 μ m的分辨 率极限。
10.根据权利要求7所述的方法，其中将所述至少一个对准标记的至少一个尺寸的大 小设定为低于所述电介质材料的分辨率极限包括将所述至少一个对准标记的所述至少一 个尺寸的大小设定为约0. 4 μ m到约0. 9 μ m。
11.根据权利要求1或权利要求3所述的方法，其中形成至少一个对准标记包括经由包 括至少一个对准标记小孔的光罩暴露所述电介质材料及移除所述所暴露的电介质材料的 总厚度的约10%到约75%。
12.根据权利要求1或权利要求3所述的方法，其进一步包括在所述电介质材料中延伸 所述至少一个开口以在所述衬底中形成至少一个开口。
13.根据权利要求12所述的方法，其进一步包括在所述至少一个开口中形成导电材料。
14.一种半导体结构，其包括位于衬底上的电介质材料，所述电介质材料包括至少一个部分延伸于其中的特征，且 所述电介质材料在其中界定至少一个开口以暴露所述衬底的至少一部分。
15.根据权利要求14所述的半导体结构，其中所述至少一个特征包括次分辨率对准标记。
16.根据权利要求15所述的半导体结构，其中所述至少一个次分辨率对准标记包括至 少一个低于所述电介质材料的分辨率极限的尺寸。
17.根据权利要求14所述的半导体结构，其中所述至少一个特征包括至少一个低于用 于形成所述至少一个次分辨率对准标记的暴露工具的分辨率极限的尺寸。
18.根据权利要求14所述的半导体结构，其中所述至少一个特征包括至少一个约 0. 4μπι到约0. 9μπι的尺寸。
19.根据权利要求14所述的半导体结构，其进一步包括位于所述衬底中的至少一个开□。
20.根据权利要求14所述的半导体结构，其进一步包括形成于所述至少一个开口中的 贯穿晶片互连、位于所述电介质材料上的至少一个衬垫及位于所述至少一个衬垫上的至少 一个触点。
全文摘要
本发明揭示一种制造包括次分辨率对准标记的半导体结构的方法。所述方法包括在衬底上形成电介质材料及形成至少一个部分延伸到所述电介质材料中的次分辨率对准标记。在所述电介质材料中形成至少一个开口。本发明还揭示包括所述次分辨率对准标记的半导体结构。
文档编号H01L21/60GK101842886SQ200880113750
公开日2010年9月22日 申请日期2008年10月8日 优先权日2007年10月29日
发明者戴维·S·普拉特, 马克·A·苏尔弗里奇 申请人:美光科技公司