防止晶片处理工艺期间沟槽mosfet的栅氧化损坏的方法

专利名称：防止晶片处理工艺期间沟槽mosfet的栅氧化损坏的方法
技术领域：
本发明总体涉及半导体器件制造领域。更具体地，本发明涉及提高半导 体器件制造效率的技术和相应的器件结构。
背景技术：
MOSFET (金属氧化物半导体场效应晶体管)器件具有许多工业应用， 诸如功率放大器，功率开关和低噪声放大器等。对于许多这样的应用，栅极 漏电流是器件具有关键重要性的性能参数之一，因为该参数可能影响 MOSFET器件的驱动能力及其相关的静态功率损耗。在实际操作中不可能实 现理想的零栅极漏电流。通过调整现有晶片处理工艺参数设定在实质上减少 栅极漏电流被认为是很困难的。减少漏电流的另一个常规技术是通过器件设 计减小阈值电压以减小静态功率损耗。但是阈值电压的减小具有其他衍生的 系统问题，诸如相应减小的可抵抗虚假导通的器件噪声容限。因此，持续地 存在相容协调地制造低栅极漏电流的MOSFET器件的需要。当将额外的功能 集成到同一芯片上的制造工艺可能诱发对沟槽MOSFET尤其对栅氧化的损 坏从而造成过大的栅极漏电流时，这一点对于沟槽MOSFET芯片尤为重要。

发明内容
本发明提出一种在沟槽MOSFET器件的顶部增设静电放电(ESD)保护 模块时防止沟槽MOSFET的栅氧化损坏的方法。该ESD保护模块具有一个 底层，该底层的图案化工艺被认为会引起对沟槽MOSFET的栅氧化的损坏。 该方法包括
a) 制造其上具有若干沟槽MOSFET的晶片。
b) 确定能防止ESD保护模块的底层图案化工艺对沟槽MOSFET的栅氧
化造成损坏的绝缘层材料。在晶片的顶部形成该绝缘层。
c) 在该绝缘层的顶部增设并图案化ESD保护模块。d)移除该绝缘层的不位于ESD保护模块下方的部分。
可选地，在步骤b)和c)之间，该绝缘层的位于沟槽MOSFET上部主体
顶部的其材料损坏不会影响沟槽MOSFET的功能的部分可被移除。
在底层的图案化工艺使用第一刻蚀剂的实施例中，形成绝缘层的步骤b)
进一步包括选择使用第一刻蚀剂时与底层相比较呈现实质上更低的刻蚀速率
的绝缘层材料。
在绝缘层的移除工艺使用第二刻蚀剂的另一个实施例中。形成绝缘层的 步骤b)进一步包括选择使用第二刻蚀剂时与衬垫氧化和栅氧化相比较呈现实 质上更高的刻蚀速率的绝缘层材料。
在更多特定的实施例中，沟槽MOSFET的上部主体由热生长在图案化的 栅氧化顶部的衬垫氧化的双层构成。该衬垫氧化也在晶片的其他部分上延伸。 经选择的绝缘层材料为Si3N4，该Si3N4通过低压化学气相淀积(LPCVD)工 艺形成在衬垫氧化的顶部。所述底层由图案化的低温氧化(LTO)构成，该 低温氧化通过低温淀积工艺淀积在绝缘层的顶部。
在更多特定的实施例中，选择氢氟酸(HF)刻蚀LTO，而选择热磷酸 (H3P04) ,Si3N4。
作为根据上述方法制成的更特定的半导体器件，该特定器件包括
1. 具有有源区和终端区的半导体衬底；
2. 在有源区中制作的若干沟槽MOSFET单元；
3. 在终端区的半导体衬底的顶部制作的若干ESD保护二极管；
4. 夹在保护二极管和半导体衬底之间由氧化物/氮化物/氧化物(ONO) 构成的绝缘层，该氮化物层在制造工艺中具有氧化刻蚀阻挡的功能。
本发明可以提高半导体器件制造效率。
通过下文的描述，本发明的各个方面及其若干实施例对于本领域的普通 熟练技术人员将更加显而易见。


为了更完整地描述本发明的若干实施例，本文参照附图进行说明。但是 附图不应被认为是对本发明的范围的限制，而仅是用于说明性的目的。
图1是在沟槽MOSFET的顶部具有ESD保护模块的半导体器件的透视
7图2是图1的半导体器件的等效电路图3图示图1的ESD保护模块的简化的I-V曲线特性；
图4是图1的半导体器件的晶片制造统计数据的散布图，图中显示呈现
不可接受的高沟槽MOSFET栅极漏电流的相当数量的晶片；
图5到图11图示本发明的详尽的晶片制造工艺，其中绝缘层增设在沟槽
MOSFET的顶部和ESD保护模块的底部之间用于防止沟槽MOSFET的栅氧
化损坏；
图12是最终的具有增设绝缘层的经改进的半导体器件的透视图； 图13是制造效率相对于晶片组序号的曲线图，图中显示了实施本发明的 方法后对效率的重大提高；以及
图14图示了应用本发明的最终产品的横截面。
具体实施例方式
上文和下文参考本文包含的附图进行的描述仅集中于本发明的一个或多 个当前的优选实施例，同时也描述一些示例性的可选特征和/或替代实施例。 所呈现的描述和附图用作说明的目的而不是对本发明的限制。因此，本领域 的普通熟练技术人员可以容易地意识到各种变化，修改和替代。这样的各种 变化，修改和替代应被认为也处于本发明的范围内。
图1是在沟槽MOSFET 50的顶部具有ESD保护模块62的半导体器件 IO的透视图。该沟槽MOSFET 50具有朝向其底部的P-外延层59，该外延层 59上相继具有外延MOSFET主体层53 (N-或N型)，P+源极区域58和衬垫 氧化103。为了简化，此处省略了沟槽MOSFET 50的底部衬底。沟槽MOSFET 50的栅极结构具有通过薄栅氧化102与外延MOSFET主体层53分离的沟槽 栅多晶硅电极101。衬垫氧化103的顶部是ESD保护模块62，该ESD保护 模块62具有若干串联的齐纳(Zener) 二极管，该齐纳二极管嵌入在带有低 温氧化(LTO) 105基底的多晶硅层基质106中。这一点用低温氧化(LTO) 105顶部的交替的N+和P+区域的水平序列图示。图2是图1的半导体器件 10的等效电路图，图3显示图1的ESD保护模块的简化I-V曲线特性。至 此本领域的熟练技术人员应该清楚的是，ESD保护模块62具有多重串联的齐纳二极管，用于针对静电放电的各个能量水平保护沟槽MOSFET 50的栅 极。在图中，ESD保护模块62具有PNPNP结构，但是可以应用任何数量的 串联齐纳二极管。当电压达到一定的阈值时，电流通过ESD保护模块62转 移，因此保护脆弱的栅氧化102。从器件功能的观点看，沟槽MOSFET 50 因此可被描述为位于半导体器件芯片10的有源区内，而ESD保护模块62 可被描述为位于半导体器件芯片10的终端区内。
图4是图1的半导体器件的晶片制造统计数据的散布图，图中显示相当 数量的已制造晶片却是不可接受的晶片组84，该晶片呈现25V的栅-源电压 下不可接受的高沟槽MOSFET栅极漏电流Igss。这里，每一个图标(菱形， 正方形，圆形，十字形等)都代表一片已制造晶片。以安培为单位，每片晶 片所测出的栅极漏电流Igss都沿横轴标示。相对于显示为零(0)的晶片总 体中值数据，晶片数据的累积概率沿纵轴以西格玛(sigma (标准偏差))为 单位标示。在该情况下，可接受的限度80设定在1.0E-6安培(l微安)，从 而将可接受晶片组82与不可接受晶片组84区分。注意，作为栅极漏电流测 试装置的一部分功能，不可接受晶片组84的所有Igss数据都被人为箝制在 安全的1.0E-5安培(10微安)的低值以防止测试装置自身损坏。
基于若干系统实验(本文未叙述)，不可接受晶片组84的高沟槽MOSFET 栅极漏电流显示出了与LTO刻蚀过程的较高的关联性，所述的LTO刻蚀过 程图案化ESD保护模块62的LTO层105。进一步的故障分析揭示了表现出 由于LTO刻蚀工艺引起其材料损坏的栅极沟道的顶部边缘的栅氧化102的糟 糕质量。因此，本发明提出增设夹在沟槽MOSFET 50和LTO 105之间的绝 缘层以防止LTO图案化工艺损坏栅氧化102。具体地，选择Si3N4作为该绝 缘层的材料，因为在使用LTO刻蚀剂时与LTO 105相比较Si3N4显示实质上 较低的刻蚀速率。
图5到图11显示本发明的详尽的晶片制造工艺，其中Si3N4绝缘层增设 在沟槽MOSFET 50的顶部和ESD保护模块的底部之间以防止沟槽MOSFET 50的栅氧化损坏。还有，为了简化，图中省略了沟槽MOSFET 50的底部衬 底。
在图5中，在经过处理的外延MOSFET主体层53和外延层59的双层的 顶部沟槽内热生长然后图案化栅氧化102。然后在栅氧化102的顶部淀积沟槽栅多晶硅101并进行刻蚀。在其生长过程中可以调整栅氧化102的厚度以 适应各种产品的要求。
在图6中，在顶部热生长约200A厚度的衬垫氧化103以保护沟槽栅多 晶硅101和栅氧化102。
如图7所示，本发明提出的Si3N4绝缘层104形成在顶部以保护衬垫氧 化103及随后的栅氧化102免受LTO刻蚀工艺的影响。可以利用低压化学气 相淀积(LPCVD)工艺形成Si3N4绝缘层104。作为对于高器件效率的工艺 一致性的指示，SbN4绝缘层104的厚度保持在<3%容限的晶片内均匀性和 <10%容限的晶片间均匀性。
在图8中，ESD保护模块62的制造开始于在Si3N4绝缘层104顶部约 1500A厚度的LTO 105的淀积以进一步使增设的上部ESD保护模块层62与 硅衬底绝缘。可以利用低温淀积工艺淀积LTO 105，作为实例通常在50(TC 的温度下进行化学气相淀积(CVD)。
在图9中，多晶硅层106淀积在顶部，成为ESD保护模块62的基质材 料。ESD多晶硅注入，ESD 二极管背景掺杂，ESD多晶硅掩模设置，形成 ESD 二极管区域，ESD多晶硅干法刻蚀和在LTO 105处停止的过刻蚀的若干 更详细的步骤没有在文中显示，是为了避免使对于理解本发明不重要的细节 不必要地模糊本发明的基本原理。总之，其后ESD保护模块62被完全形成。
图IO图示本发明的高度重要的步骤，该步骤中图案化ESD保护模块62 外的LT0 105，然后利用湿法氧化刻蚀将其移除。这里，化学刻蚀剂应该在 LTO 105和Si3N4绝缘层104之间进行良好选择，从而实现使刻蚀在进行到 Si3N4绝缘层104时停止。也就是说，LTO化学刻蚀剂应该进一步最大化LTO 105和Si3N4绝缘层104之间刻蚀速率的差别，从而保证在LTO图案化过程 完成时仍留下足够数量的Si3N4保护其下方的衬垫氧化层103。作为一个特定 的实施例，氢氟酸(HF)被用于刻蚀LTO 105。刻蚀开始时，初始Si3N4绝 缘层104的厚度大约为60A，在LTO刻蚀后仍然留下大约34A的余留厚度。
图11图示本发明的另一个很重要的步骤，该步骤中利用氮化物湿法刻蚀 最终去除ESD保护模块62区域外的Si3N4绝缘层104，这里，化学刻蚀剂应 该在Si3N4绝缘层104和衬垫氧化103之间进行良好选择，从而实现使刻蚀 在进行到衬垫氧化103时停止，也就是说，氮化物化学刻蚀剂应该进一步最
10大化Si3N4绝缘层104和衬垫氧化103之间刻蚀速率的差别，从而保证在氮 化物刻蚀过程完成时仍留下足够数量的衬垫氧化保护其下方的栅氧化层 102。作为一个特定实施例，热磷酸(H3P04)被选择用于刻蚀Si3N4绝缘层 104。在Si3N4绝缘层104的移除完成之后，H3P04仅从下方的衬垫氧化103 (生长时约为200A)移除约10A的厚度，从而保护栅氧化102的临界损坏 保护区120免受损坏。作为关于临界损坏保护区120的侧面注释，在如图7 中所示的晶片处理步骤之后，本发明允许图案化的灵活性，然后移除位于沟 槽MOSFET50上部顶表面上的SbN4绝缘层104，因为该绝缘层104的材料 损坏不会影响到沟槽MOSFET50的功能，即Si3N4绝缘层104的不直接位于 临界损坏保护区120上方的部分。
图12是具有绝缘层的半导体器件12的结构透视图，其中，增设的Si3N4 绝缘层104现在夹在LTO 105和衬垫氧化103之间。因此，留下的衬垫氧化 103仍然覆盖并保护其下方的临界损坏保护区120。注意，LTO 105-Si3Ht绝 缘层104-衬垫氧化103 (ONO)三层结构也在ESD保护模块62和半导体衬 底之间形成有效的绝缘层。再次为了简化，在这里省略了沟槽MOSFET 50 的底部衬底。
虽然这里没有图解，但是遵循本发明的沟槽MOSFET 50的若干其他器 件参数与本发明之前的参数相比较以确认不会引进其他不希望有的侧面效 应。阈值电压(Vth)被发现仅比之前稍低，平均漏源导通电阻(Rdson)显 示与之前没有区别。Vth, Rdson和Bvdss (栅源短路时的漏源击穿电压)的 最后统计分析表明，器件参数的漂移完全在其可允许的容限之内。
图13显示制造效率(％)相对于晶片组序号的曲线图，分界晶片组86 (序号#12)表示本发明的引进。注意分界晶片组86之前效率在59%和99% 之间波动。分界晶片组86之后效率始终保持在约94%。在平均效率方面显 示，本发明将其从82%提高到96.2%。
最后，图14图示了利用本发明在衬底60上产生的最后产品的横截面示 意图。沟槽MOSFET 50的栅极结构用栅接触沟槽66构成，其顶部是栅接触 金属67。沟槽栅多晶硅101在第三维上连接到栅接触沟槽66 (未显示)。沟 道阻塞64界定沟槽MOSFET 50的有源沟道区域。源接触金属65从顶部接 触若干源极区域58。在需要绝缘的地方，所设置的硼磷硅玻璃层(BPSG)63被用于绝缘源接触金属65和栅接触金属67。在任何需要之处，顶部钝化 层70对最后产品进行钝化。
虽然上文的描述包含许多特定内容，但是这些特定内容不应被认为相应 限制了本发明的范围，而仅是对本发明的几个当前的优选实施例提供了说明。 本领域的熟练技术人员应该清楚，本发明也可应用于在单个芯片上集成的半 导体器件的多种其他变化。除了如本文所述的栅氧化以外，本发明还可进一 步用于保护半导体器件的其他部分，诸如浅多晶硅栅极。本发明也预期可应 用到诸如锗(Ge)，硅锗(SiGe)，砷化镓(GaAs)等的其他类型的半导体衬 底上，所述衬底的相应的材料也为绝缘层和刻蚀剂进行设定。
遍及本说明书和附图，参考特定的结构给出若干示例性实施例。本领域 的熟练技术人员可以意识到，本发明可以以多种其他的特定形式实施，本领 域的熟练技术人员不需要过多的经验就可以实现这样的其他实施例。例如， 虽然在本申请中表述的是P-沟道MOSFET，但本发明同样可应用于N-沟道 MOSFET。因此，为了本专利文件的目的，本发明的范围不限于前文描述的 特定示例性实施例，而是由附后的权利要求限定。在权利要求的等效内容的 意义和范围内的任何及全部修改都被视为包括在本发明的精神和范围内。
权利要求
1. 一种在沟槽MOSFET器件的顶部增设静电放电ESD保护模块时在晶片处理工艺期间防止沟槽MOSFET的栅氧化损坏的方法，所述ESD保护模块具有一个底层，该底层的图案化工艺被认为会引起对沟槽MOSFET的栅氧化的损坏，其特征在于，该方法包括a)提供具有制造于其上的若干沟槽MOSFET的晶片；b)在晶片的顶部增设绝缘层，该绝缘层能防止底层图案化工艺损坏沟槽MOSFET的栅氧化；c)在该绝缘层上增设并图案化ESD保护模块。
2. 如权利要求1所述的防止栅氧化损坏的方法，其特征在于，该方法进一步 包括d) 移除所述绝缘层的不位于ESD保护模块下方的部分。
3. 如权利要求1所述的防止栅氧化损坏的方法，其特征在于，在步骤b)和 c)之间，该方法进一步包括bl)移除所述绝缘层的位于沟槽MOSFET上主体部分的顶部并且其 材料损坏不会影响沟槽MOSFET的功能的部分。
4. 如权利要求2所述的防止栅氧化损坏的方法，其特征在于，其中底层的图 案化工艺使用第一刻蚀剂，并且相应地，增设绝缘层的步骤进一步包括选 择使用第一刻蚀剂时与所述底层相比较呈现实质上更低的刻蚀速率的绝 缘层。
5. 如权利要求4所述的防止栅氧化损坏的方法，其特征在于，其中绝缘层的 移除工艺使用第二刻蚀剂，并且相应地，增设绝缘层的步骤进一步包括选 择使用第二刻蚀剂时与栅氧化相比较呈现实质上更高的刻蚀速率的绝缘 层。
6. 如权利要求2所述的防止栅氧化损坏的方法，其特征在于，其中所述栅氧 化损坏会引起通过沟槽MOSFET的过大的漏电流，并且相应地，增设绝 缘层的步骤进一步包括选择能防止底层图案化工艺造成对栅氧化的损坏 的绝缘层。
7. 如权利要求6所述的防止栅氧化损坏的方法，其特征在于，其中晶片由硅 制成。
8. 如权利要求7所述的防止栅氧化损坏的方法，其特征在于，其中沟槽 MOSFET是N-沟道MOSFET或P-沟道MOSFET。
9. 如权利要求8所述的防止栅氧化损坏的方法，其特征在于，其中沟槽 MOSFET的上主体由栅氧化顶部的衬垫氧化的双层构成。
10. 如权利要求9所述的防止栅氧化损坏的方法，其特征在于，其中所述栅氧 化在晶片处理工艺中在晶片的顶部热生长。
11. 如权利要求10所述的防止栅氧化损坏的方法，其特征在于，其中所述衬 垫氧化在栅氧化的顶部热生长。
12. 如权利要求9所述的防止栅氧化损坏的方法，其特征在于，其中所述底层 由用低温淀积工艺淀积的低温氧化LTO构成。
13. 如权利要求12所述的防止栅氧化损坏的方法，其特征在于，其中LTO的 图案化工艺使用刻蚀剂，并且相应地，增设绝缘层的步骤进一步包括选择 与LTO相比较呈现实质上更低的刻蚀速率的绝缘层材料。
14. 如权利要求13所述的防止栅氧化损坏的方法，其特征在于，其中选择绝 缘层的步骤进一步包括将SbN4层用作绝缘层。
15. 如权利要求14所述的防止栅氧化损坏的方法，其特征在于，其中增设绝 缘层的步骤进一步包括通过低压化学气相淀积LPCVD工艺在衬垫氧化的顶部形成Si3Hj层。
16. 如权利要求15所述的防止栅氧化损坏的方法，其特征在于，其中图案化 LTO的步骤进一步包括选择进一步最大化LTO和Si3N4之间刻蚀速率的 差别从而保证在LTO图案化过程完成时仍留下足够数量的Si3N4保护其下 方的衬垫氧化层的LTO化学刻蚀剂。
17. 如权利要求16所述的防止栅氧化损坏的方法，其特征在于，其中选择LTO 化学刻蚀剂的步骤进一步包括用氢氟酸HF刻蚀LTO。
18. 如权利要求16所述的防止栅氧化损坏的方法，其特征在于，其中移除绝 缘层的不位于ESD保护模块下方的部分的步骤进一步包括选择呈现Si3N4 和衬垫氧化之间充分不同的刻蚀速率从而保证在绝缘层移除过程完成时仍留下足够数量的衬垫氧化保护其下方的栅氧化的Si3N4化学刻蚀剂。
19. 如权利要求18所述的防止栅氧化损坏的方法，其特征在于，其中选择Si3N4化学刻蚀剂的步骤进一步包括使用热磷酸H3P04刻蚀Si3N4。
20. —种在具有有源区和终端区的半导体衬底上形成ESD保护的沟槽 MOSFET器件的方法，其特征在于，该方法包括-a) 在半导体衬底的有源区中形成若干沟槽栅极；b) 在半导体衬底的顶部形成第一氧化层；c) 在第一氧化层上形成氮化层；d) 在氮化层上形成第二氧化层；e) 在第二氧化层上淀积多晶硅层；f) 在多晶硅层的位于终端区域内的第一部分中形成多个ESD保护二 极管，和移除多晶硅层的位于有源区内的第二部分；g) 移除位于有源区内的第二氧化层；和h)移除位于有源区内的氮化层。
21. —种功率半导体器件，其特征在于，该器件包括具有有源区和终端区的半导体衬底； 设置在所述有源区中的多个沟槽MOSFET单元； 设置在所述半导体衬底上所述终端区中的多个静电放电ESD 二极 管；和包括夹在所述ESD 二极管和所述半导体衬底之间的氧化物/氮化物/ 氧化物ONO的绝缘层。
22. 如权利要求21所述的功率半导体器件，其特征在于，其中所述有源区不 包含任何氮化层。
23. 如权利要求21所述的功率半导体器件，其特征在于，其中所述氮化层的 作用是作为氧化刻蚀阻挡。
全文摘要
本发明公开了一种用于在沟槽MOSFET器件的顶部增设ESD保护模块时在晶片处理工艺期间防止沟槽MOSFET的栅氧化损坏的方法和器件结构。该ESD保护模块具有低温氧化(LTO)底层，该底层的图案化工艺被发现会引起栅氧化损坏。该方法包括a)在晶片上制造若干沟槽MOSFET；b)在晶片的顶部增设能防止LTO图案化工艺损坏栅氧化的Si₃N₄绝缘层；c)在Si₃N₄绝缘层的顶部增设若干ESD保护模块；和d)移除Si₃N₄绝缘层的不位于ESD保护模块下方的部分。在一个实施例中，氢氟酸被用作图案化LTO的第一刻蚀剂，而热磷酸被用作移除部分Si₃N₄绝缘层的第二刻蚀剂。
文档编号H01L21/822GK101447453SQ200810176769
公开日2009年6月3日 申请日期2008年11月18日 优先权日2007年11月29日
发明者何增谊, 潘梦瑜, 陈开宇 申请人:万国半导体股份有限公司