专利名称:制造半导体存储装置的方法及用该方法制造的半导体存储装置的利记博彩app
技术领域:
本发明涉及一种制造高集成度半导体存储装置的方法,更具体 地说,涉及一种形成半导体存储装置的单元阵列中所包括的多个单位 单元及位线的方法。
背景技术:
一般来说,在根据导电率对材料分类的情况下,半导体为这样 一种材料其属于介于导体与非导体之间的材料种类。虽然半导体类 似于处于无掺杂状态的非导体,但通过添加杂质或其它操作可增加半 导体的导电率。在半导体中添加杂质,然后将半导体连接至导体从而
用于制造诸如晶体管等半导体器件。半导体装置指一种由半导体器件 形成的具有各种功能的装置。半导体存储装置为半导体装置的典型实例。
一种半导体存储装置包括多个单位单元,每个单位单元包括电
容器和晶体管。双联电容器(double capacitor)已经用于暂时地存储 数据。晶体管已经用来根据控制信号(字线)利用半导体的随环境改 变的导电率而在位线与电容器之间传输数据。该晶体管具有包括栅 极、源极和漏极在内的三个区域,其中源极与漏极之间的电荷响应于 输入到栅极中的控制信号而移动。源极与漏极之间的电荷根据半导体 的性质和操作而移动通过沟道区域。
当在半导体基板中形成晶体管时,在半导体基板中形成栅极, 并且在栅极的两侧掺入杂质以形成源极和漏极。由于半导体存储装置 的数据容量和集成度增加,因此需要各个单位单元的尺寸更小。艮P, 单位单元所包括的电容器和晶体管的设计规则减小。因此,单元晶体 管的沟道长度变短,这会产生妨碍正常操作的短沟道效应和漏致势垒 降低(DIBL)效应。为了防止短沟道效应和DIBL效应,已经增加沟道区域的掺杂浓度来获得单元晶体管所需要的阈值电压。然而,当
设计规则减小至小于100nm时,增加沟道区域的掺杂浓度会导致存 储节点(SN)接面的电场增加,从而降低半导体存储装置的刷新特 性。为了防止刷新特性降低,使用具有三维结构的单元晶体管。因此, 即使设计规则减小,仍可以在竖直方向上保证单元单晶体的沟道长度 较长。此外,若保证了单元晶体管的沟道长度,则减少掺杂浓度以防 止刷新特性降低。在下文中,描述一种用于形成鞍式鳍形晶体管 (saddle-type fin transistor)的方法,该鞍式鳍形晶体管作为具有三 维结构的单元晶体管使用。
图la至lf为示出掩模图案的平面图,该掩模图案用于形成普通 半导体存储装置中所包括的单元阵列。
图la示出在形成单元阵列时所使用的多个掩模相重叠的情况。 具体地说,形成单元阵列所使用的掩模包括用于限定有源区的ISO 掩模(参见图lb)、用于对单元晶体管的栅极区域进行限定的栅极 掩模(参见图Id)、用于对作为单元晶体管的鞍式鳍形晶体管的下 栅极鳍形区域进行限定的鳍形掩模(参见图lc)、用于对形成插塞 触点的区域进行限定的插塞掩模(参见图le)、用于对形成位线触 点的区域进行限定的位线触点掩模(参见图lf)、以及用于限定位 线的位线掩模(参见图lf)。
参照图la, ISO掩模布置在第一X轴的横截面(I-I')中。图le 所示的插塞掩模、图lf所示的位线触点掩模和位线掩模布置在第二
x轴的横截面(n-ir)中。图if所示的位线触点掩模布置在第一 y 轴的横截面(ni-in')中。图ic所示的鳍形掩模和图id所示的栅极 掩模并未全部形成在第一 y轴的横截面(ni-in')及第二 y轴的横截
面(IV-IV')中。
虽然图le所示的插塞掩模形成的形状与ISO掩模的形状相同, 但插塞掩模可在设计规则所限定的特定距离(图2e所示的'F')内 朝向Y轴移动。参照图lf,位线掩模覆盖位线触点掩模(多边形图 案)。
图2a至2h为示出使用如图la至图lf所示的多个掩模形成半导体存储装置中的单元阵列的方法的剖视图。
参照图2a,执行浅沟槽隔离(STI)工序以在半导体基板201中 形成器件隔离膜202。用图lc所示的鳍形掩模蚀刻半导体基板201 和器件隔离膜202以形成鞍式鳍形晶体管的鳍形区域。在鳍形区域上 形成栅极氧化物膜203之后,形成硬掩模氧化物膜206。使用图ld 所示的栅极掩模来蚀刻硬掩模氧化物膜206以在蚀刻出的空间上沉 积栅电极204。在平坦化之后,在栅电极204上沉积栅极硬掩模氮化 物膜205。使用栅极硬掩模氮化物膜205作为掩模来蚀刻硬掩模氧化 物膜206以形成栅电极图案。用于形成鞍式鳍形晶体管的栅极图案的 方法对于本领域的技术人员而言是众所周知的。
参照图2b,透过露出的栅极氧化物膜203将杂质以离子注入的 方式注入到半导体基板201的表面中以形成单元轻度掺杂漏极 (LDD)区域。该低杂质(N-)掺杂的LDD区域改善了晶体管的操 作电压。在具有LDD区域的栅极氧化物膜203和栅极图案上沉积单 元间隔氮化物膜2 0 7 。在栅极图案之间的单元间隔氮化物膜2 0 7上形 成用于将单位单元间隔开的第一层间绝缘膜208。对第一层间绝缘膜 208执行化学机械抛光(CMP)工序以露出单元间隔氮化物膜207。 在露出的单元间隔氮化物膜207和第一层间绝缘膜208上沉积插塞硬 掩模膜209。
如图2c所示,在沉积插塞硬掩模膜209之后,形成第一光阻膜 210并且用图le所示的插塞掩模使第一光阻膜210图案化。使用第 一光阻膜210蚀刻插塞硬掩模膜209,并移除第一层间绝缘膜。对单 元间隔氮化物膜207进行全面蚀刻(blanket-etched)直至露出栅极硬 掩模氮化物膜205为止,从而仅在栅极图案的侧壁上保留单元间隔氮 化物膜207。在栅极图案之间露出的栅极氧化物膜203被蚀刻。
如图2d所示,移除第一光阻膜210。在通过上述蚀刻工序获得 的空间上沉积用作插塞的多晶硅(多晶Si)膜211。对多晶硅膜211 执行CMP工序以露出栅极硬掩模氮化物膜205。
如图2e所示,在所得结构上沉积具有特定厚度的第二层间绝缘 膜212。在第二层间绝缘膜212上沉积位线触点硬掩模膜213。在位线触点硬掩模膜213上涂布第二光阻膜214,并使用图lf所示的位 线触点掩模使第二光阻膜214图案化。使用第二光阻膜214蚀刻第二 层间绝缘膜212。
如图2f所示,移除第二光阻膜214和位线触点硬掩模膜213以 形成具有特定厚度的位线阻挡金属膜215。对位线阻挡金属膜215执 行快速热退火(RTA)工序。在位线阻挡金属膜215上沉积位线材料 以形成位线216。在位线216上形成位线硬掩模氮化物膜217。
参照图2g,在位线硬掩模氮化物膜217上涂布第三光阻膜(未 示出),并使用图lf所示的位线掩模使第三光阻膜图案化。使用第 三光阻膜依次蚀刻位线硬掩模氮化物膜217、位线216和位线阻挡金 属膜215。
位线阻挡金属膜215被蚀刻而形成位线图案。如图2h所示,在 位线图案的侧壁上形成位线氮化物膜218。在位线图案之间沉积第三 层间绝缘膜219。对第三层间绝缘膜219执行CMP工序以露出位线 硬掩模氮化物膜217。
在未形成位线216的有源区上形成单位单元的存储节点(SN) 触点。在SN触点上形成电容器和包括金属层的线以获得半导体存储 装置的单元阵列。
随着对半导体存储装置的集成度的需求提高,难以保证最小间 隔距离以防止半导体存储装置的线和器件的误操作。另外,为了提高 集成度,器件和线的布局变得复杂。虽然需要使用具有各种图案的掩 模来获得布局,但由于设计规则减小而难以制造所述具有各种图案的 掩模。为了克服工序的限制及难点,在上述用于制造半导体存储装置 的单元阵列的方法中,使图lb的ISO掩模按照特定设计朝向Y轴方 向移动来获得图le的插塞掩模。
然而,当在使用图le所示的插塞掩模蚀刻得到的空间上沉积多 晶硅膜211时,对应于图2e所示的区域'F'的多晶硅是过度沉积的。 参照图la,过度沉积的多晶硅膜211通过在栅极图案的侧壁上形成 的栅极氮化物膜207而与栅极图案间隔开,这会增加栅极图案(即, 字线)与位线216之间的寄生电容。因此,难以检测到经由单元晶体管传输至位线216的数据。即,寄生电容导致位线216的数据传感裕 量(sensing margin)减小。
此外,在该传统方法中,在图2e中形成用于位线触点的空间, 并在图2g中形成位线。该方法会使得如图lf所示的位线触点掩模与 位线掩模之间未对准,从而减小工序裕量。为了减少在半导体存储装 置的制造过程中产生的缺陷,使用减小位线触点的尺寸或相应于未对 准量增加位线侧壁氮化物膜的厚度的方法来克服工序裕量的问题。然 而,减小位线触点的尺寸会增加单元晶体管的位线触点电阻,而相应 于未对准量增加位线侧壁氮化物膜的厚度会增加SN触点电阻。这两
种方法会减小每个单位单元所包括的单元晶体管的操作电流,从而使 得半导体存储装置的读出及写入操作的速度变慢。电阻的过度增加会 引起误操作。
发明内容
本发明的各种实施例旨在提供一种制造包括单元阵列的半导体 存储装置的方法,该方法通过简化的掩模图案来减小因设计规则减小 而在位线与栅极图案之间产生的寄生电容。
根据本发明的一个实施例, 一种用于制造半导体存储装置的方 法,可以包括通过存储节点插塞触点掩模和位线插塞掩模来确定插 塞区域。
该方法还可以包括形成单元晶体管的栅极图案,并且在包括 所述栅极图案的结构上沉积绝缘层;以及在所述绝缘层上形成硬掩模 层。
确定插塞区域的步骤可以包括通过光刻法利用所述存储节点 插塞触点掩模来对所述硬掩模层进行蚀刻;通过光刻法利用所述位线 插塞掩模来对所述硬掩模层进行蚀刻;以及利用已蚀刻的硬掩模层来
蚀刻所述绝缘层。
所述方法还可以包括在所述插塞区域中形成导电层。 分别通过所述存储节点插塞触点掩模和所述位线插塞掩模而暴 露出的区域可以不相重叠。所述单元晶体管的有源区的上部可以通过所述存储节点插塞触 点掩模而暴露出。
分别通过所述存储节点插塞触点掩模和所述位线插塞掩模而暴 露出的区域可部分地重叠,通过所述存储节点插塞触点掩模而暴露出 的区域可与通过ISO掩模而暴露出的区域完全相反,所述ISO掩模 确定单元晶体管的有源区。
所述方法还可以包括通过在用于位线触点的第一区域和用于 位线的第二区域中沉积导电材料而同时形成所述位线和所述位线触 点,其中所述第一区域形成在所述插塞触点上。
所述第 一 区域的 一侧可以与所述插塞触点的 一侧对准。
同时形成所述位线和所述位线触点的步骤可以包括利用位线 掩模通过第一蚀刻工序形成所述第二区域;利用位线触点掩模通过第 二蚀刻工序在所述第二区域中形成所述第一区域;在所述第一区域和 所述第二区域的底部和侧壁上形成阻挡金属层;在所述第一区域和所 述第二区域中填充所述导电材料;以及回蚀所述导电材料,直至所述 导电材料保留预定厚度为止。
在形成多个位线硬掩模层之后,通自对准蚀刻工序而形成所述 第一区域和所述第二区域。
同时形成所述位线和所述位线触点的步骤还可以包括执行湿 式蚀刻工序来扩大通过对所述导电材料执行回蚀工序而产生的空间; 以及在所述空间中形成位线硬掩模氮化物层,从而保护所述位线。
根据本发明的另一个实施例, 一种用于制造半导体存储装置的 方法可包括在使用存储节点插塞触点掩模和位线插塞掩模蚀刻的区 域中沉积导电层以形成插塞;以及通过在以下区域中沉积导电材料而
同时形成位线和位线触点所述区域是通过使用位线触点掩模和位线
掩模对形成于所述插塞上的硬掩模层进行蚀刻而产生的。
形成所述插塞的步骤可以包括通过光刻法利用所述存储节点
插塞触点掩模对硬掩模层进行蚀刻;通过光刻法利用所述位线插塞掩 模对所述硬掩模层进行蚀刻;利用己蚀刻的硬掩模层来蚀刻绝缘层; 以及在被蚀刻的区域中沉积所述导电层。所述插塞触点的一侧与使用所述位线触点掩模所蚀刻的区域的 一侧对准。
同时形成所述位线及所述位线触点的步骤可以包括通过依次 使用所述位线掩模和所述位线触点掩模蚀刻所述硬掩模层;在通过蚀 刻所述硬掩模层而形成的区域中填充所述导电材料;以及回蚀所述导 电材料,直至所述导电材料保留预定厚度为止。
根据本发明的另一个实施例, 一种半导体存储装置可以包括
位线触点,其用于将位线连接至单元晶体管;插塞,其用于增大与所 述位线触点连接的所述单元晶体管的有源区;以及位线上绝缘层,其 尺寸大于位线的尺寸。所述位线、所述位线触点和所述插塞的一侧对 准。
所述位线和所述位线触点可以由单个导电层构成。 所述位线的侧壁可以被氧化物层包围。
所述位线和所述位线触点的底部和侧壁可以被单个阻挡金属层 包围。
图la至图lf为示出掩模图案的平面图,该掩模图案用于形成普 通半导体存储装置中所包括的单元阵列。
图2a至图2h为示出使用图la至图lf所示的多个掩模形成半导 体存储装置中的单元阵列的方法的剖视图。
图3为示出用于根据本发明的一个或多个实施例制造单元阵列 的掩模图案的平面图。
图4a至图4f为示出掩模图案的平面图,该掩模图案用于制造根
据本发明的一个或多个实施例的半导体存储装置。
图5a至图5'm为示出使用图4a至图4f所示的掩模图案制造半
导体存储装置的方法的剖视图。
图6为示出用于制造根据本发明另一个实施例的半导体存储装 置的掩模图案的平面图。
具体实施例方式
图3为示出用于制造单元阵列的掩模图案的平面图,该掩模图 案可以克服现有技术存在的问题。
参照图3,所需插塞掩模不同于图le的插塞掩模,该所需插塞 掩模用于防止由在图2e所示的不必要区域中形成的多晶硅膜引起位
线的寄生电容增加。具体地说,所需插塞掩模的形状和位置可区别于 图lb的ISO掩模和图lf的位线触点掩模的形状和位置。
因为不能用图le的插塞掩模来保护区域'F',而且在图2c的 蚀刻工序中移除了与区域对应的露出的第一层间绝缘膜208, 因此产生了图2e中的多晶硅膜过度沉积的区域。另一方面,图3的 所需插塞掩模的形状可以在第一层间绝缘膜208的蚀刻工序中保护 区域'F'。然而,因设计规则的减小及半导体存储装置集成度的增 力口,形成与图3所示的所需插塞掩模类似的复杂且精细的掩模在技术 上是受到限制的。
根据本发明的一个实施例,提供一种用于形成掩模的方法,该 掩模具有与图3的所需插塞掩模相同的效果。在本发明一个可能的实 施例中,将单位单元区域为8FXF的鞍式鳍形晶体管作为单元晶体 管为例进行说明。然而,本发明的实施例并不限于单位单元所包括的 单元晶体管的形式,而是可应用于形成插塞、位线触点和/或位线的 方法,此时单元晶体管实际上具有任何合适的形状。插塞和位线触点 用于将位线连接至设置在单元晶体管一侧的有源区。插塞与单元晶体 管的将进行扩展以连接位线触点的有源区接触。该位线触点用于将位 线连接至插塞。
图4a至图4f为示出掩模图案的平面图,该掩模图案用于制造根 据本发明的一个实施例的半导体存储装置。
图4a示出在形成单元阵列时所使用的各个掩模相重叠的情况。 具体地说,这些掩模包括用于限定有源区的ISO掩模(参见图4b)、 用于对单元晶体管的栅极区域进行限定的栅极掩模(参见图4d)、
用于对鞍式鳍形晶体管的下栅极鳍形区域进行限定的鳍形掩模(参见 图4c)、用作插塞掩模并分别对形成插塞触点的区域进行限定的SN插塞掩模(在图4e中以实线表示)和位线插塞掩模(在图4e中以虚 线表示)、用于对形成位线触点的区域进行限定的位线触点掩模(在 图4f中由多边形来表示)、以及用于限定位线区域的位线掩模(参 见图4f)。
参照图4a, ISO掩模布置在第一X轴的横截面(I-I')中。图4e 所示的插塞掩模、图4f所示的位线触点掩模和位线掩模布置在第二 X轴的横截面(n-ir)中。图4f所示的位线触点掩模和位线掩模布
置在第一Y轴的横截面(iii-nr)中。iso掩模和sn插塞掩模布置
在第二Y轴的横截面(IV-IV')中。
当ISO掩模按照设计规则('F')朝向Y轴移动从而根据现 有技术不在图le所示的插塞掩模中透射光线时,两个掩模(即,SN 插塞掩模和位线插塞掩模)限定可透射光线的区域。当使用这两个掩 模时,不能透射光线的区域形状大致类似于图3的所需插塞掩模的形 状。
图5a至图5m为示出使用图4a至图4f所示的掩模图案制造半
导体存储装置的方法的剖视图。
参照图5a,执行浅沟槽隔离(STI)工序以在半导体基板501中 形成器件隔离膜502。使用图4c所示的鳍形掩模蚀刻露出的半导体 基板501和器件隔离膜502以形成鞍式鳍形晶体管的鳍形区域。在鳍 形区域上形成栅极氧化物膜503,沉积栅电极504并使栅电极504平 坦化。在栅电极504上沉积栅极硬掩模氮化物膜505。使用栅极硬掩 模氮化物膜505作为掩模来蚀刻硬掩模氧化物膜506以形成栅电极图 案。
在栅极硬掩模氮化物膜505上涂布光阻膜。使用图4d所示的栅 极掩模来蚀刻栅极硬掩模氮化物膜505。使用栅极硬掩模氮化物膜 505作为掩模来蚀刻栅电极504以形成栅电极图案。形成鞍式鳍形晶 体管的栅极图案的合适方法对本领域的技术人员而言是众所周知的。
参照图5b,透过栅极氧化物膜503将杂质以离子注入的方式注 入到半导体基板501的表面中以形成单元轻度掺杂漏极(LDD)区域。 低杂质掺杂(N-)的LDD区域改善了晶体管的操作电压。在具有LDD区域的栅极氧化物膜503和栅极图案上沉积单元间隔氮化物膜507。 在栅极图案之间形成用于将单元间隔氮化物膜507间隔开的第一层 间绝缘膜508。可对第一层间绝缘膜508执行化学机械抛光(CMP) 或其它合适工序以露出单元间隔氮化物膜507。在已平坦化的单元间 隔氮化物膜507和第一层间绝缘膜508上沉积插塞硬掩模膜509和第 二插塞硬掩模膜510。
如图5c所示,在沉积第二插塞硬掩模膜510之后,形成第一光 阻膜511并使用图4e所示的SN节点插塞掩模来使第一光阻膜511 图案化。使用第一光阻膜511蚀刻第二插塞硬掩模膜510。
移除第一光阻膜511。如图5d所示,形成第二光阻膜512并使 用图4e所示的位线插塞掩模来使第二光阻膜512图案化。使用第二 光阻膜512来蚀刻第二插塞硬掩模膜510。
参照图5e,移除第二光阻膜512。使用经过两次蚀刻工序而被 图案化的第二插塞硬掩模膜510蚀刻第一插塞硬掩模膜509。第一插 塞硬掩模膜509被蚀刻,第一层间绝缘膜508被选择性地蚀刻。可以 对露出的单元间隔氮化物膜507实施干式蚀刻以露出栅极硬掩模氮 化物膜505,从而将单元间隔氮化物膜507保留在栅极图案的侧壁上。 在栅极图案之间露出的栅极氧化物膜503被蚀刻。
如图5f所示,可以在由蚀刻工序产生的空间上沉积多晶硅膜 513,多晶硅膜513是作为插塞使用的导电材料。可以对多晶硅膜513 执行CMP工序或其它合适工序以露出栅极硬掩模氮化物膜505。
如图5g所示,在所得结构上沉积具有特定厚度的第二层间绝缘 膜514之后,在第二层间绝缘膜514上依次沉积第一位线硬掩模膜 515、第二位线硬掩模膜516和第三位线硬掩模膜517。
参照图5h,在第三位线硬掩模膜517上涂布第三光阻膜518, 并且使用图4f所示的位线掩模来使第三光阻膜518图案化。使用图 案化的第三光阻膜518蚀刻第三位线硬掩模膜517。
如图5i所示,移除第三光阻膜518,并且涂布第四光阻膜519。 使用图4f所示的位线触点掩模使第四光阻膜519图案化,并且使用 第四光阻膜519对第二位线硬掩模膜516进行局部蚀刻。移除第四光阻膜519。如图5j所示,使用第三位线硬掩模膜517 蚀刻第二位线硬掩模膜516。第二位线硬掩模膜516调整为被蚀刻为 具有均一厚度,由此完全移除在图5i中使用位线触点掩模被局部蚀 刻的区域中的第二位线硬掩模膜516。这样,第一位线硬掩模膜515 露出,并且其它区域的第二位线硬掩模膜516与图5i的第二位线硬 掩模膜516被蚀刻后的厚度相对应地保留下来。
如图5k所示,使用第三位线硬掩模膜517蚀刻第一位线硬掩模 膜515和第二层间绝缘膜514以露出形成为插塞的多晶硅膜513。使 用第三位线硬掩模膜517移除未被蚀刻且以特定厚度保留下来的第 二位线硬掩模膜516。
如图51所示,移除第三位线硬掩模膜517。在第二位线硬掩模 膜516之间的己蚀刻区域中形成具有特定厚度的位线阻挡金属膜 520。可以对位线阻挡金属膜520执行用于改善接触表面特性的快速 热退火(RTA)工序。在经热处理的位线阻挡金属膜520上沉积位线 材料以形成位线521。可以对位线521执行CMP或其它合适工序。 对露出的位线阻挡金属膜520和位线521的上部执行回蚀工序以确定 位线521的厚度。
参照图5m,可以利用通过回蚀或其它合适工序而蚀刻出的空间 执行湿式蚀刻工序以露出第二位线硬掩模膜516的一部分,从而扩大 被蚀刻的空间。在被蚀刻的空间上沉积位线硬掩模氮化物膜522以填 充被蚀刻的空间。执行CMP工序使第二位线硬掩模膜516和位线硬 掩模氮化物膜522的上表面平坦化。
可在未形成位线516的有源区上形成单位单元的存储节点(SN) 触点(未示出)。在SN触点上形成电容器和包括金属层的线以获得
半导体存储装置的单元阵列。
关于插塞和位线触点,参照图51及图5m,未在图2e所示的区 域'F'中形成多晶硅膜513,但插塞和位线触点以垂直于位线触点 区域的多晶硅膜513和位线阻挡金属膜520的方式进行布置。结果, 因为使用如图4e所示的SN插塞掩模和位线插塞掩模来蚀刻硬掩模 膜并保证形成插塞的区域,所以可以减小由于在非必要区域中形成多晶硅膜而引起的与栅极图案相邻的位线的寄生电容的增加。
在现有技术中,在保证形成位线触点的区域之后,沉积位线材 料,涂布新光阻膜,并且使用位线掩模蚀刻位线材料。然而,当执行 两个单独的光刻工序时,存在位线触点掩模与位线掩模未对准并且接
触表面电阻增加的可能性。举例而言,当在图2g的蚀刻工序中出现 未对准时,会蚀刻位线触点从而减小接触表面。然而,在本发明中, 在保证形成位线的区域以确定形成位线触点的区域后,沉积位线材 料,从而防止接触表面因未对准而减小。
此外,在现有技术中,在形成位线216之后,使位线氮化物膜
218额外形成在位线图案的侧壁上(如图2h所示)以使位线图案之
间绝缘。然而,在根据本发明的优选实施例的方法中,无需形成位线
氮化物膜218。在位线图案之间形成的第二位线硬掩模膜516充当位 线图案之间的绝缘材料。第二位线硬掩模膜516可以包括介电常数低 于位线氮化物膜218的介电常数的氮氧化物膜或氧化物膜,从而减小 位线的寄生电容。
图6为示出掩模图案的平面图,该掩模图案用于制造根据本发 明的另 一 实施例的半导体存储装置。
参照图6,在分别用作插塞掩模的SN插塞掩模(用实线表示) 和位线插塞掩模(用虚线表示)中,SN插塞掩模不同于图4e的SN 插塞掩模。具体地说,图4e的SN插塞掩模具有如下形状移除铬 从而使光线可以透射到与存储节点对应的区域中,而图6的SN插塞 掩模具有类似于ISO掩模的形状,但是防止光进入ISO掩模的剩余 铬位于ISO掩模的相对侧上。g卩,SN插塞掩模具有与图4b所示的 ISO掩模相反的形状,从而有助于形成SN插塞掩模。
可以使用SN插塞掩模和位线触点插塞掩模这两者来保证在工 序中潜在地防止错误产生的插塞区域。即,当使用图4e和图6所示 的SN插塞掩模和位线触点插塞掩模时,形成多晶硅膜的区域相同。 当使用图6所示的SN插塞掩模和位线插塞掩模时,其它掩模(即, 图4b、图4c、图4d及图4f所示的ISO掩模、鳍形掩模、栅极掩模、 位线触点掩模及位线掩模)使用相同的区域。如上所述,根据本发明的一个实施例, 一种用于制造半导体存 储装置的掩模图案包括SN插塞掩模,其用于限定插塞形成区域的 一部分,该插塞将位线连接至单元晶体管的有源区;以及位线插塞掩 模,其用于限定插塞形成区域的剩余部分。具体地说,如图4e所示, 通过SN插塞掩模和位线插塞掩模而暴露出的区域未重叠,但可以彼 此接触;并且如图6所示,通过SN插塞掩模和位线插塞掩模而暴露
出的区域部分重叠。
此外,由于使用传统插塞掩模而在非必要区域上过度沉积的多 晶硅被移除,但净化插塞区域以减小在位线中产生的寄生电容。另外, 一同限定并形成位线触点和位线的区域以减小掩模图案之间的未对 准,并由此减小由于掩模图案之间的未对准而产生的电阻增加及缺 陷。此外,在形成位线触点和位线时,在位线和位线阻挡金属膜的侧 壁上形成包括氮氧化物膜或氧化物膜的硬掩模绝缘膜,从而通过减小 位线侧壁绝缘膜的介电常数而减小位线的寄生电容。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光 和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。
举例来说,本发明可以用于动态随机存取存储(DRAM)器件或非易 失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易 见的并且落入所附权利要求书的范围内。
本发明要求2008年5月30日提交的韩国专利申请No. 10-2008-0050940的优先权,该专利申请的全部内容以引用方式并入 本文。
权利要求
1.一种制造半导体存储装置的方法,包括通过存储节点插塞触点掩模和位线插塞掩模来确定插塞区域。
2. 根据权利要求1所述的方法,还包括形成单元晶体管的栅极图案,并且在包括所述栅极图案的结构 上沉积绝缘层;以及在所述绝缘层上形成硬掩模层。
3. 根据权利要求2所述的方法,其中, 确定所述插塞区域的步骤包括采用光刻法利用所述存储节点插塞触点掩模对所述硬掩模层进 行蚀刻;采用光刻法利用所述位线插塞掩模对所述硬掩模层进行蚀刻;以及使用被蚀刻后的所述硬掩模层对所述绝缘层进行蚀刻。
4. 根据权利要求1所述的方法,还包括 在所述插塞区域形成导电层。
5. 根据权利要求1所述的方法,其中,分别通过所述存储节点插塞触点掩模和所述位线插塞掩模而暴 露出的区域不相重叠。
6. 根据权利要求5所述的方法,其中,所述单元晶体管的有源区的上部通过所述存储节点插塞触点掩 模而暴露出。
7. 根据权利要求1所述的方法,其中,分别通过所述存储节点插塞触点掩模和所述位线插塞掩模而暴 露出的区域部分地重叠,并且通过所述存储节点插塞触点掩模而暴露出的区域与通过ISO掩模而暴露出的区域完全相反,所述ISO掩模确定所述单元晶体管的有源区。
8. 根据权利要求1所述的方法,还包括通过在用于位线触点的第一区域和用于位线的第二区域中沉积 导电材料而同时形成所述位线和所述位线触点,所述第一区域形成在 所述插塞触点上。
9. 根据权利要求8所述的方法,其中,所述第一区域的一侧与所述插塞触点的一侧对准。
10. 根据权利要求8所述的方法,其中,同时形成所述位线和所述位线触点的步骤包括 利用位线掩模通过第一蚀刻工序形成所述第二区域; 利用位线触点掩模通过第二蚀刻工序在所述第二区域中形成所 述第一区域;在所述第一区域和所述第二区域的底部和侧壁上形成阻挡金属层;在所述第一区域和所述第二区域中填充所述导电材料;以及 回蚀所述导电材料,直至所述导电材料保留预定厚度为止。
11. 根据权利要求IO所述的方法,其中,在形成多个位线硬掩模层之后,通过自对准蚀刻工序形成所述 第一区域和所述第二区域。
12. 根据权利要求11所述的方法,其中, 同时形成所述位线和所述位线触点的步骤还包括 进行蚀刻以扩大通过对所述导电材料执行所述回蚀而产生的空间;以及在所述空间中形成位线硬掩模氮化物层,从而保护所述位线。
13. —种用于制造半导体存储装置的方法,包括 在使用存储节点插塞触点掩模和位线插塞掩模蚀刻的区域中沉积导电层,以形成插塞;以及通过在以下区域中沉积导电材料而同时形成位线和位线触点 所述区域是通过使用位线触点掩模和位线掩模对形成于所述插塞上 的硬掩模层进行蚀刻而产生的。
14. 根据权利要求13所述的方法,其中,形成所述插塞的步骤包括通过光刻法使用所述存储节点插塞触点掩模对硬掩模层进行蚀刻;通过光刻法使用所述位线插塞掩模对所述硬掩模层进行蚀刻; 使用被蚀刻后的所述硬掩模层蚀刻绝缘层;以及 在被蚀刻的区域中沉积所述导电层。
15. 根据权利要求13所述的方法,其中,所述插塞触点的一侧与使用所述位线触点掩模所蚀刻的区域的 一侧对准。
16. 根据权利要求13所述的方法,其中, 同时形成所述位线和所述位线触点的步骤包括 通过依次使用所述位线掩模和所述位线触点掩模来蚀刻所述硬掩模层;在通过蚀刻所述硬掩模层而形成的区域中填充所述导电材料;以及回蚀所述导电材料,直至所述导电材料保留预定厚度为止。
17. —种半导体存储装置,包括 位线触点,其用于将位线连接至单元晶体管;插塞,其用于增大与所述位线触点连接的所述单元晶体管的有 源区;以及位线上绝缘层,其尺寸大于所述位线的尺寸,其中, 所述位线、所述位线触点和所述插塞中的每一者的一侧对准。
18. 根据权利要求17所述的半导体存储装置,其中, 所述位线和所述位线触点由单个导电层构成。
19. 根据权利要求18所述的半导体存储装置,其中, 所述位线的侧壁被氧化物层包围。
20. 根据权利要求19所述的半导体存储装置,其中, 所述位线和所述位线触点的底部和侧壁被单个阻挡金属层包围。
全文摘要
本发明公开一种制造半导体存储装置的方法及用该方法制造的半导体存储装置,该方法包括制造单元阵列以减小在位线与栅极图案之间产生的寄生电容。该方法可以包括通过存储节点插塞触点掩模和位线插塞掩模来确定插塞区域。该方法还可以包括形成单元晶体管的栅极图案,并且在包括该栅极图案的结构上沉积绝缘层;以及在绝缘层上形成硬掩模层。
文档编号H01L21/768GK101593726SQ200810173679
公开日2009年12月2日 申请日期2008年11月7日 优先权日2008年5月30日
发明者李相敦 申请人:海力士半导体有限公司