专利名称：衬底中埋植二极管的相变存储器的利记博彩app
技术领域：
本发明总体上涉及半导体器件，更具体地涉及存储单元，更加具体地 涉及相变存储器及其制造方法，其中所述相变存储器包括作为选择器
(selector)的二极管。
背景技术：
相变技术有望运用到下一代存储器中。相变技术使用硫族化合物 (chalcogenide )半导体来存储状态。硫族化合物半导体也称为相变材料， 其具有晶态和非晶态。该相变材料处于晶态时具有低电阻率，而处于非晶 态时，该相变材料具有高电阻率。因为处于非晶态与处于晶态时相变材料 的电阻率的比值通常大于1000,因而得到的存储器件在读取存储器状态时 不太可能会出错。在某些温度范围内，处于晶态和非晶态的硫族化合物材 料都是稳定的，并且还能够通过施加电子脉沖在两个状态之间被来回切换。
器(PRAM)。
图1表示传统相变存储阵列的电路图，所述相变存储阵列包含沿X轴 方向和Y轴方向延伸的地址线。每个存储单元2都电性耦合在一个所述沿 X轴方向延伸的地址线和一个所述沿Y轴向延伸的地址线之间。存储单元 2中的存储元4 (Memory elements)由相变材料形成。为了降4氐存储单元 之间的干扰，存储单元2通常包括选择器6，所述选择器6可以由双极晶 体管、MOS器件、p-n结等形成。
图2表示部分存储阵列的透视图，其实现了图1所示的相变存储阵列。 在该结构中，由p-n二极管形成选择器6,其中每个p-n二极管都含有P型 多晶硅层8和N型多晶硅层10。在p-n二极管6上堆叠有相变元4。该p-n 二极管6与相变元4串行连接。在该存储单元2上下形成正交的地址线，并且这些正交地址线均与该存储单元2连接。图2所示结构的一个缺点是 由于堆叠的存储单元含有多层，因此在对存储单元的叠层进行构图 (patterning)步骤之后，且在对存储单元的叠层之间的空隙进行填充之前， 存储单元叠层易发生塌陷。
图3表示另一种传统相变存储器的剖面图，其中该剖面视图沿着字线 的方向。该相变存储器包括形成于衬底12顶部之上的N+字线14,其中通 过对衬底12的顶部表面进行重掺杂以形成所述N+字线14。在N+字线14 上形成与该N+字线14相连的存储单元16。每个存储单元16都包括二极 管选择器21，该二极管选择器21由n型区18和p型区20组成。在该二 极管选择器21上分别形成底部电极26、相变元28和顶部电极30。第一金 属化层中的金属连线(M1 )作为位线。N+字线14进一步还与引出(pickup) 接触孔36相连。在层间电介质(inter-layer dielectric, ILD)22中形成上述 各区18、 20、 26和28，其中所述层间电介质22可能包含多个子层。
图3中所示的存储阵列具有以下缺点。首先，引出接触孔36与下面的 字线14形成肖特基接触，而不是欧姆接触，在肖特基接触的压降导致需要 电源提供较高的电压。第二， 二极管21是通过以下方式形成的在ILD22 中形成开口；进行硅离子注入以在所述开口中形成硅层；然后利用固相外 延在所述开口中生长硅。不利的是，该工艺是在形成外围MOS器件之后进 行的，因此会造成一种困境，即低外延温度会降低生长速率，从而降低制 造的生产能力。而另一方面，高外延温度会增加已形成的外围MOS器件的 热预算，这对所述外围MOS器件的性能产生负面影响。第三，硅离子注入 需要高剂量和高能量，这也会对所述外围MOS器件的性能产生负面影响。 因此需要不存在上述问题的新型存储单元。
发明 内容
根据本发明的一个方面， 一种集成电路结构包括半导体衬底，二极 管；和在所述二极管之上并与该二极管相连的相变元。所述二极管包括具 有第 一导电类型的第 一掺杂半导体区，其中所述第 一掺杂半导体区被埋植 在所述半导体衬底中；第二掺杂半导体区，其覆盖在所述第一掺杂半导体区之上，并与所述第一掺杂半导体区相邻接，其中所述第二掺杂半导体区 的第二导电类型与第一导电类型相反。
根据本发明的另一个方面， 一种集成电路结构包括半导体衬底；二 极管阵列，其包含多个埋植在所述半导体衬底中并且按照行和列排列的二 极管。所述多个二极管的每一个都包括具有第一导电类型的第一掺杂半导 体区；以及覆盖在所述第一掺杂半导体区之上的第二掺杂半导体区，其中
所述第一掺杂半导体区与所述第二掺杂半导体区相邻接，其中所述第二掺 杂半导体区的第二导电类型与第一导电类型相反。该集成电路结构还包括
多个具有第一导电类型的重掺杂半导体带，所述多个重掺杂半导体带的每 一个都在一行所述二极管之下，且都与该行二极管连接，并且每个所述重 掺杂半导体带都与该行二极管的所述第一掺杂半导体区相邻接。
根据本发明的另外一个方面， 一种集成电路结构包括半导体衬底； 埋植在半导体衬底中的多个字线；二极管阵列，其包含多个按照行和列排 列的二极管，其中，所述多个二极管埋植在所述半导体村底中并且在所述 多个字线之上；在所迷半导体衬底中的多个隔离区，所述多个隔离区将所 述多个二极管的行互相隔离；在所述半导体衬底中的多个浅隔离区，所述 浅隔离区将所述多个二极管的列互相隔离，其中所述多个浅隔离区的厚度 小于所述隔离区的厚度；和多个相变元，其中所述多个相变元中的每一个 都位于所述多个二极管中的一个上面并与其电连接。
根据本发明的另外一个方面， 一种形成集成电路结构的方法包括提 供半导体衬底；以及形成二极管，其包括形成第一导电类型的第一掺杂半 导体区，其中所述第一掺杂半导体区被埋植在所述半导体村底中；形成覆 盖于所述第一掺杂半导体区之上的第二掺杂半导体区，且所述第二掺杂半 导体区与所述第 一掺杂半导体区相邻接，其中所述第二掺杂半导体区的第
二导电类型与所述第一导电类型相反。该方法还包括在所述二极管之上形 成一相变元，所述相变元与所述二^l管电连4^。
根据本发明的另外一个方面， 一种形成集成电路结构的方法，包括 提供半导体衬底；在所述半导体衬底中形成第一隔离区；向所述半导体村 底注入以形成埋植的字线；向所述半导体衬底注入以形成位于所述埋植的
7字线之上的二极管的第 一部分，其中所述二极管的第 一部分与埋植的字线
相邻接，其中所述二极管的第一部分与所述第一隔离区的边相邻接；在所 述半导体衬底中形成与二极管相邻接的第二隔离区，其中所述第二隔离区
与所述第一隔离区垂直，且所述第二隔离区比所述第一隔离区浅；向所述 半导体衬底注入以形成所述二极管的第二部分，该第二部分位于所述第一 部分之上并与所述第一部分相邻接，其中所述第一部分和所述第二部分具 有相反的导电类型；在所述二极管之上形成相变元，所述相变元与所述二 极管电连接。
本发明的有利特性包括，由于通过注入代替外延生长以形成二极管， 因此降低了对同一芯片上MOS器件的退化，以及由于为引出(pickup)区 形成了硅化物，所以降低了压降。
为了更完整地理解本发明及其优点，现在参考下面的描述结合附图， 其中
图1表示传统相变存储阵列的电路图； 图2表示包括二极管作为选择器的相变存储阵列剖面图； 图3表示在半导体衬底之上形成二极管的相变存储阵列剖面图； 图4-图16表示本发明实施方式的制造过程中间阶段的剖面图，其中二 极管形成在半导体衬底中。
具体实施例方式
以下详述目前优选的实施方式的制造和利用。然而，可以理解的是本 发明提供许多可应用的发明概念，这些概念可实施于各种广泛的特定情况。
用以限制本发明的范围。
本发明提出了一种新型的湘变存储器及其形成方法。附示了本发 明优选实施方式制造的中间阶段。接着，讨论了优选实施方式的变化。在本发明的各个示图以及说明性的实施方式中，相同的标号用于表示相同的 元件。
图4~图7表示了在衬底40中浅槽隔离(STI)区42的形成。参考图4, 提供了衬底40。在一个实施方式中，衬底40为体硅衬底。在其他一些实 施方式中，衬底40可以由包括III族元素、IV族元素和V族元素的其他半 导体材料形成。优选地，可在衬底40中轻掺杂p型杂质，尽管衬底40也 可以是n型的衬底。在另外一些实施方式中，衬底40具有绝缘体上硅 (Silicon-on-insulator, SOI)结构。在衬底40上形成衬垫层44。优选地， 衬垫层44是通过热处理工艺形成的薄层氧化膜，可以用于降低衬底40和 后续形成的硬膜4 6之间的应力。
参考图5,形成硬膜46，并对形成硬膜46进行构图。在优选的实施方 式中，采用低压化学气相淀积(low-pressure chemical vapor deposition, LPCVD)由氮化硅形成硬膜46。在其他一些实施方式中，由高密度等离子 体(HDP)氮化物形成硬膜46，或对氮化硅采用等离子体增强化学气相沉 积(plasma enhanced CVD， PECVD )形成硬膜46。在另外一些实施方式中， 利用氮对；圭通过热氮化法，或进4亍阳极等离子体氮化(plasma anodic nitridation)形成硬膜46。
图6表示对衬垫层44的构图，以及在衬底40中形成开口 48,例如， 通过采用含氟的化学制剂进行的各相异性等离子体刻蚀。开口 48确定了用 于形成MOS器件和相变存储阵列的有源区。
参考图7,将电介质材料填充到在开口 48中，接着进行化学 ^几械抛光 (CMP)以去除多余的电介质材料，在开口 48中留下STI区42。硬膜46 被用作为CMP的停止层。优选地，所述电介质材料包括衬里氧化层和额外 的氧化物，通过诸如高浓度离子体CVD的高浓度离子淀积工艺所形成(如 HDP氧化物)。然后，去除硬膜46,例如^f吏用H3P04溶液。最终形成多个 平行的有源区(带)50。在说明书中有源区50的长边方向^皮称作行方向， 与行方向垂直的方向为列方向。然而，本领域技术人员能够认识到，行与 列的概念是可以互换的。需要注意的是图中一个有源区50被显示为比其他有源区短。这是为了能够更清楚地展现内部结构的视图的目的。实际上，
优选地，所有有源区50都具有相同的长度。
图8表示重掺杂n型(N+)带52和适度掺杂n型带54 (以下被称作n 型带54)的形成，优选，通过注入n型杂质，例如砷。在示例性的实施方 式中，术语"重掺杂"指的是浓度在大约10,cmL大约10,cmS之间，术 语"适度掺杂"指的是掺杂浓度在大约10力cm^大约10力cr^之间。需要 注意的是，术语"重掺杂"和"适度掺杂"是本领域的术语，其涉及工艺 技术水平、杂质等。在第一实施方式中，执行两次n型杂质的注入。 一次 注入采用较高能量和较高剂量，以在衬底40的深处形成N+带52。另一次 注入采用较低能量和较低剂量以形成n型带54。在一个示范性的实施方式 中，所述较高的能量在大约40keV 大约60keV之间，而所述较低能量在大 约10keV 大约30keV之间。在可选的实施方式中，也可以仅进行一次注 入，以在杂质浓度高的位置附近形成N+带52，而在后来的退火中通过扩 散形成n型带54。在实例中，也可以在N+区52下形成n型带(未示出)。 作为n型杂质注入的结果，可能会在n型带54上留下p型层56。也可能n 型带54会从任何路线延伸到衬底40的表面。
在图9中，形成硬膜58，接着施加光致抗蚀剂60并对光致抗蚀剂60 进行构图。优选地，构图光致抗蚀剂60形成的带与N+带52垂直。然后， 对硬膜58和衬垫层44进行构图，将下面的p型层56暴露出来。去除光致 抗蚀剂60。下一步，使用硬膜58和衬垫层44作为掩膜，进行各向异性刻 蚀以刻蚀p型层56暴露的部分和n型带54的顶部。优选，选择具有高刻 蚀选择性的刻蚀剂以确保在硬膜58和衬垫层44的构图、以及p型层56和 n型带54的刻蚀过程中，STI区42不会受到损伤。在一个示范性的实施方 式中，HBr和氧被用作刻蚀p型层56和n型带54的刻蚀剂。
如图IO所示，接着填充所得到的开口，形成'浅STI ( SSTI)区62。然 后，去除硬膜58和衬垫层44，其中可采用稀释的HF去除衬垫层44。 SSTI 区62可以包含与STI区42基本上相同的材料，可采用基本上与STI区42 基本上相同的方法形成。将在后续段落中介绍所述SSTI区62的优选深度。可选地，进行退火以释放剩余半导体区52、 54和56中的位错。在一个示 范性的实施方式中，例如可在约1050。C炉氧化约30分钟形成SSTI区62 中的衬里氧化层。同样，在约1050。C持续30分钟对所述线性氧化层进行 退火。STI区42和SSTI区62联合将半导体隔离成各个岛，其各个岛按阵 列排列。被暴露的剩余部分p型层56被称为p型区64。
在图11中，通过用n型杂质如砷对一列暴露的p型区64以高掺杂浓 度进行注入，以形成引出区66。因此引出区66为N+区。在所述注入过程 中，需要形成一个光致抗蚀剂或掩膜层(未显示)以覆盖除了所述列外的 其他区域。优选地，注入的n型杂质延伸至N+带52,因此通过所有低阻 抗路径将引出区66与N+带52连接。
图12表示了 MOS器件68的形成，其中所述MOS器件68可以是外 围器件。MOS器件68包括源/漏区70、 4册72和栅间隔层74。 MOS器件 68的形成是本领域公知的，这里不再重复。在图13中，形成抗蚀保护氧 化层76以覆盖无需对其进行硅化的^ 圭部分。
接下来，如图14所示，进行p型杂质注入(例如硼)，以注入到暴露 的p型区64中，其中引出区66被覆盖。优选，使用低能量进行注入，例 如约5keV,且剂量约为1.5E15/cm2。有利的，由于形成MOS器件的高热 预算工艺已经结束，因此p型杂质(优选包括硼)的分布已经基本固之。 另一方面，因为砷具有低扩散性能，因此更优选在形成MOS器件68之前 形成N+带52和N型区54，尽管N+带52和N型区54也可以在形成MOS 器件68之后形成。注入会引起p型区64中p型杂质浓度的增加。得到的 P+区净皮牙尔4乍P+区80。
接下来，如图15A所示，形成石圭化物区82,所述石圭化物区82可以包 括硅化镍、硅化钴和/或其他通常采用的金属硅化物。硅化物区82包括引 出区66的上部分82" P+区80上的部分822和MOS器件68上的硅化物区 823。图15B和图15C示出了图15A所示结构的剖面图，其中所述剖面图 分别是沿线A-A，和线B-B，所在的平面所作出的，线A-A，和线B-B，是交叉 的。图15A、 15B和15C表示所述STI区42和所述SSTI区62将有源区隔
ii离成阵列单元，其中每个阵列单元包括由n型带54和P+区80形成的二极 管84。因此，需要SSTI区62的深度D1大于结深D2。 SSTI区62也可能 延伸至N+带52的一部分。尽管这可能会不利地引起字线52阻抗的增大。 在一个示范性的实施方式中，所述结深D2为大约700A。 N+带52和 衬底40之间的结深度D3为大约2200A。因此，如果SSTI区62的深度约 为卯0A,且STI区42的深度D4约为3000A，则就能够对二极管84进行 有效隔离。
图15A、 15B和15C中所示的二极管84可以用作相变存储阵列中的选 择器，如图16所示。下面将对相变元的形成进行简要描述。为了清楚的视 图，电介质材料未示出。首先，形成底部电极接触孔86 ( bottom electrode contacts, BEC )，其可以采用与接触孔插塞基本相同的材料(如鴒)，以 及采用与形成接触孔插塞使用基本相同的方法。然后在所述BEC86上形成 与所述BEC86连接的加热器88。加热器88的形成可以包括，在BEC86上 形成电介质层；在所述电介质层中形成开口将BEC86暴露；在所述开口中 形成薄层加热层作为覆盖；形成电介质层填充所述开口剩余的部分；以及 进行CMP以去除所述加热层超出所述电介质层上表面的部分。在得到的结 构中，加热器88的顶边形成一个环，尽管如果以不同的工艺形成的话，也 可能会出现为如图16所示的结构。优选，加热器88可由选自下列的材料 形成TiN、 TaN、 TiSiN、 TiAlN、 TiCN及其组合或其他导电材料。
接着，在所述加热器88边之上形成相变元90，所迷相变元卯与所述 加热器相的边连接。相变元90包含具有相变性能的相变材料。在优选的实 施方式中，由GeSbTe形成相变元90。在其他的实施方式中，相变元90包 括其他通常使用的硫族化合物材料或计量比材料(stoichiometric)，其中 所述硫族化合物材料包括Ge、 Te和Sb等材料中的一种或多种。在一个实 施方式中，每个相变元90都有顶部和底部，其中，优选，底部比顶部窄， 以便能够减小所述相变元卯与加热器88之间的接触面积。相变元90的顶 部区域可以^皮相互连接或隔离，而优选所述底部区域净皮隔离。然后，形成 顶部电极92，接着再形成金属连接线94。优选，金属连接线94在底层金属化层(通常被称作M1)中形成，并且沿着列方向延伸。
本领域技术人员能够认识到，形成所述相变元可通过许多方法完成相 变元、加热器和顶部/底部电极的形成，这也在本发明的范围内。同样，掺 杂半导体区域例如区域52、区域54、区域66和区域80的掺杂类型也可以 反过来。在其他一些实施方式中，可在衬底40的上表面通过外延代替注入 生成形成P+区80。
在图16所示的结构中，N+带52可以作为字线，而金属连接线94可 作为位线。在每个所述字线和每个所述位线之间，二极管84和相变元90 串联形成一个相变存储单元。二极管84作为各个相变存储单元的选择器。 本发明的实施方式有以下优点。首先，通过注入在硅衬底40内形成二 极管84，而不是通过外延生长形成。因为在单晶衬底40上形成p-n 二极管， 从而消除由外延生成引起的缺陷。第二，因为二极管84能够很容易被减到 最小特征尺寸，因此所述存储阵列具有高的扩展性。第三，由于在N+带 52和引出区66之间形成硅化物区82i，因此，消除肖特基接触引起的反向 压降。
尽管已经详细描述了本发明及其优点，但需要理解这里可以进行各种 变化、替换和改造，而不离开由后面权利要求所限定的原理和范围。而且， 本申请的范围不是为了限定在说明书中所描述的工艺、器件、制造以及物 质的构成、设备、方法和步骤。正如本领域技术人员能够容易从本发明的 公开内容中理解的，根据本发明可以利用与这里所描述的相应实施方式发 挥基本相同的功能或达到基本相同的结果的现有或以后开发的工艺、器件、 制造以及物质的构成、设备、方法和步骤。因此，所附的权利要求在它们 的范围内包括这些工艺、器件、制造以及物质的构成、设备、方法和步骤。
权利要求
1、一种集成电路结构，其特征在于，包括半导体衬底；二极管，其中所述二极管包括第一掺杂半导体区，该第一掺杂半导体区具有第一导电类型，其中所述第一掺杂半导体区埋植在所述半导体衬底中；和第二掺杂半导体区，该第二掺杂半导体区覆盖在所述第一掺杂半导体区上，并与所述第一掺杂半导体区相邻接，其中所述第二掺杂半导体区的第二导电类型与所述第一导电类型相反；和相变元，该相变元在所述二极管之上并与所述二极管电连接。
2、 根据权利要求1所述集成电路结构，其特征在于，所述相变材料包 括硫族化合物材料。
3、 根据权利要求1所述集成电路结构，其特征在于，还包括 多个重掺杂半导体带；其中，所述二极管为多个，其排列成多行和多列的阵列，其中所述多 个二极管的每一行都对应有在该行之下且与该行相邻接的所述多个重掺杂半导体带之一。
4、 根据权利要求3所述集成电路结构，其特征在于，还包括多个金属 连接线，所述金属连接线在所述半导体衬底上并沿着列方向延伸，其中所 述多个二极管中的每一个都耦合于一个所述重掺杂半导体带和一个所述金 属连接线之间。
5、 根据权利要求4所述集成电路结构，其特征在于，还包括多个硅化 物区，其中该硅化物区的第一部分在所述多个二极管上，所述硅化物区的 第二部分在所述重掺杂半导体带中的引出区上。
6、 根据权利要求4所述集成电路结构，其特征在于，所述阵列的多个 行被浅槽隔离区(STI)区相互隔离，其中所述阵列的多个列被列浅STI区 相互隔离，该列浅STI区的深度比所述STI区的深度浅。
7、 一种集成电路结构，其特征在于，包括半导体衬底；二极管阵列，该二极管阵列包括埋植在所述半导体衬底中的多个二极管，且以多行和多列的阵列排列，所述多个二极管的每一个包括第一掺杂半导体区，该第一掺杂半导体区具有第一导电类型； 第二掺杂半导体区，该第二掺杂半导体区覆盖在所述第一掺杂半导体上，并与所述第一掺杂半导体相邻接，其中所述第二掺杂半导体区的第二导电类型与所述第一导电类型相反；和具有所述第一导电类型的多个重掺杂半导体带，该重掺杂半导体带的每一个都在所述二极管的一行之下并与其相连接，且与所述行的二极管的所述第一掺杂半导体区相邻接。
8、 根据权利要求7所述的集成电路结构，其特征在于，还包括多个硅 化物区，该硅化物区与所述半导体衬底的上表面基本齐平，其中所述多个 硅化物区的每一个都在所述多个二极管之一的所述第二掺杂半导体区之 上，并与所述第二掺杂半导体区相邻接。
9、 根据权利要求8所述的集成电路结构，其特征在于，还包括 在所述半导体衬底中的多个重掺杂引出区，该重掺杂引出区的每一个都与所述多个重掺杂半导体带之一相邻接；和多个硅化物引出区，所述硅化物引出区与所述半导体衬底的上表面基 本齐平，其中所述多个硅化物引出区的每一个都在一个所述重掺杂引出区 之上，并与所述重掺杂引出区相邻接。
10、 根据权利要求7所述的集成电路结构，其特征在于，还包括多个 相变元，每一个相变元都与所述多个二极管之一电连接。
11、 根据权利要求7所述的集成电路结构，其特征在于，所述第一导 电类型为n型，所述第二导电类型为p型。
12、 一种集成电路结构，其特征在于，包括 半导体衬底；多个字线，该字线埋植于所述半导体衬底内；二极管阵列，该二极管阵列包括多个以行和列排列的多个二极管，其 中所述二极管埋植于所述半导体衬底内，并在所述字线之上；所述半导体衬底内的多个隔离区，使所述二极管行相互隔离； 所述半导体衬底内的多个浅隔离区，使所述多个二极管的列相互隔离，其中所述浅隔离区的厚度小于所述隔离区的厚度；和多个相变元，该相变元的每一个都在所述多个二极管之一的上面，并与其电连接。
13、 根据权利要求12的集成电路结构，其特征在于，所迷多个字线在 所述多个二极管下面。
14、 根据权利要求12的集成电路结构，其特征在于，还包括多个位线， 该位线在所述半导体衬底上的金属化层中，其中所述多个位线的每一个与 所述多个相变元之一电连接。
15、 根据权利要求12的集成电路结构，其特征在于，还包括 在所述半导体村底中的多个重掺杂引出区，该重掺杂引出区的每一个都与所述多个字线之一电连接；多个硅化物引出区，其中每个所述硅化物引出区在所述多个重掺杂引 出区之一的上面，并与其相邻4^;和在所述半导体衬底上表面的MOS器件，其中所述MOS器件至少包括 由与所述多个硅化物引出区相同的材料形成的硅化物区。
全文摘要
本发明提出一种衬底中埋植二极管的相变存储器，包括半导体衬底；二极管；和相变元，所述相变元在所述二极管之上并与所述二极管电连接。所述二极管包括第一导电类型的第一掺杂半导体区，其中所述第一掺杂半导体区埋植在所述半导体衬底中；和第二掺杂半导体区，所述第二掺杂半导体区覆盖在所述第一掺杂半导体区之上并与其相邻接，其中所述第二掺杂半导体区的第二导电类型与所述第一导电类型相反。
文档编号H01L27/24GK101425528SQ200810173518
公开日2009年5月6日 申请日期2008年10月31日 优先权日2007年10月31日
发明者何家骅, 杨富量, 赖逢时 申请人:台湾积体电路制造股份有限公司