专利名称：在半导体器件中形成硬掩模图案的方法
技术领域：
本发明涉及半导体器件中的硬掩模图案及其形成方法，更具体地，涉 及用于限定布置为矩阵的多个有源区的半导体器件中的硬掩模图案及其 形成方法。
背景技术：
在半导体衬底上，形成通过金属线电连接的多个半导体元件如晶体管。 半导体衬底的金属线和结区(例如，晶体管的源极或漏极)通过接触塞彼 此电连接。
在动态随M取存储器(DRAM)器件中，在半导体衬底上形成晶体 管，并且形成存储结点接触塞。形成接触塞之前，形成中间绝缘层，然后 在中间绝缘层中形成接触孔。根据晶体管和电容器的布置可将DRAM器 件区分为各种器件。在4F2 DRAM器件中，在单元区中有源区布置为矩阵。 具体地，形成具有四边形形状(更具体地是正方形形状)的有源区。随着 器件集成的提高，4F2 DRAM器件中有源区的尺寸或有源区之间的距离小 于曝光设备的分辨率极限。因此，当实施形成用于限定有源区的光刻胶图 案的工艺时，用于光刻胶层的膝光工艺ii行两次。由于上述限制，增加了 生产成本并且难以减小分辨率指数(kl)至低于0.20。
发明内容
在本发明中公开的形成半导体器件硬掩模图案的方法中，仅仅实施用 于在平面上形成具有行方向线形和列方向线形的图案的工艺，以形成用于
限定密集配置的有源区的硬掩模图案。形成具有小于曝光设备分辨率的间 距的硬掩模图案。
5本发明的实施方案公开了 一种在半导体器件中形成硬掩模图案的方 法。该方法包括在半导体衬底上形成硬掩模层。在所述硬掩模层上形成第 一蚀刻掩模图案。形成第二蚀刻掩模图案并且该第二蚀刻掩模图案包括第 一图案和第二图案。第一图案与第一蚀刻掩模图案交叉并且每一个第二蚀 刻掩模图案布置在第一蚀刻掩模图案之间。形成第三蚀刻掩模图案并且每 一个第三蚀刻掩模图案布置在第一图案之间。实施第一蚀刻工艺使得第一
蚀刻掩模图案保留在其中第一图案与第一蚀刻掩模图案交叉的区域上，并 且第二图案保留在其中第一图案与第二图案交叉的区域上。通过利用保留 的第一蚀刻^^模图案和第二图案作为蚀刻掩模的第二蚀刻工艺，图案化多更 掩模层以形成硬掩模图案。
在上述方法中，优选第一、第二和第三蚀刻4^模图案由相同的材料形
成。例如，第一、第二和第三蚀刻4^模图案可以由包^^硅(Si)的底部抗 >^射涂层(BARC)形成。在不同的层上分别形成第一、第二和第三蚀刻 4^模图案，并且也在不同的层上形成第二蚀刻掩模图案的第一图案和第二 图案。
形成第二蚀刻掩模图案的步骤包括形成具有足够厚度以保持通过第 一蚀刻^^模图案形成的台阶部分的第一辅助层。在第一辅助层上形成蚀刻 掩模层，以填充通过台阶部分形成的第一辅助图案之间的间隔。实施图案 化工艺，使得蚀刻掩模层保留在第一辅助层之间的间隔中并且沿着与第一 硬掩模图案交叉的方向保留在第一辅助层上，以形成第一和第二图案。第 一辅助层由碳聚合物形成。在蚀刻4^模层上可进一步形成抗^Jt层。第一 蚀刻掩模图案和第二图案之间的距离由第一辅助层的厚度确定。
形成第三蚀刻掩模图案的步骤包括形成具有足够厚度以保持通过第 二蚀刻掩模图案形成的台阶部分的第二辅助层。在第二辅助层上形成蚀刻 掩模层以填充通过台阶部分形成的第二辅助图案之间的间隔。实施图案化 工艺，4吏得蚀刻4^模层保留在第二辅助层之间的间隔中以形成第三硬掩模 图案。第二辅助层可由碳聚合物形成。第一图案和第三硬掩模图案之间的 距离由第二辅助层的厚度确定。
其上保留有硬掩模图案的区域可定义为有源区。在这种情况下，在位 于有源区中奇数或偶数的列或行的有源区上形成彼此平行的第一蚀刻掩 模图案。第 一蚀刻掩模图案的间距为有源区之间的间距的约两倍，第 一图案的 间距为有源区之间的间距的约两倍，第二图案的间距为有源区之间的间距 的约两倍，第三硬掩模图案的间距为有源区之间的间距的约两倍。第一、 第二和第三蚀刻^^模图案可以以原位的方式在同一室中形成。
通过第 一蚀刻工艺除去第三蚀刻^^模图案和第 一 图案。
通过参考结合附图所进行的以下详述，本发明的上述及其他特征和优
点将变得更加显而易见，其中
图1A至图1L是用于说明根据本发明一个实施方案的一种在半导体器 件中形成硬掩模图案的方法的视图。
具体实施例方式
以下，将参考附图对本发明的实施方案进行详细地说明。
在以下描述中，表述"在另 一层或衬底层上形成任意层"表示任意层可 以直捲接触另一层或半导体衬底，或者第三层可插入任意层与另一层或半 导体衬底之间。而且，在附图中，为了描述的方便和清楚，对每个层的厚 度和尺寸进行放大。而且，附图中相同的附图标记表示相同的元件。
图1A至图1L是用于说明根据本发明一个实施方案的一种在半导体器 件中形成硬掩模图案的方法的视图。
参考图1A，在半导体衬底101上形成硬掩模层103。所述硬掩模层103 可以由氮化物层或由氧化物层和氮化物层构成的堆叠结构形成。在用于限 定有源区的图案化工艺中，使用硬掩模层103作为蚀刻掩模，在硬掩模层 103上顺序地形成第一蚀刻掩模层105、第二蚀刻掩模层107和第一抗^Jt 层109。在第一抗^^射层109上形成第一光刻胶图案111。
有源区布置为矩阵，形成硬4^模图案用于限定这样的有源区(即，以 矩阵形式形成所述硬掩模图案)。可以利用布置成矩阵的硬掩模图案在制 造4F2DRAM的工艺中限定有源区。在这种情况下，硬掩模图案可以在实 施用于蚀刻隔离区的半导M底的蚀刻工艺中用作隔离掩模。
第一蚀刻掩模层105可以由SOC (旋涂碳)层形成，第二蚀刻掩模层200810125233.9
107可以由包含硅(Si)的底部抗反射涂层(BARC )层形成，第一抗反射 层109可由碳层形成。第一抗反射层109防止在形成第一光刻胶图案111 的过程中由于漫^Jt导致的曝光特征劣化。如果第二蚀刻^^模层107可防 止;t^射的产生，可省略第一抗反射层109的形成。
形成彼此平行的第一光刻胶图案lll。在4F2DRAM器件中，例如， 在位于奇数(或偶数)列(或行)的有源区AR上形成彼此平行的第一光 刻胶图案。第一光刻胶图案111之间的间距P2为有源区AR之间的间距 Pl的约两倍。
参考图1B，通过使用第一光刻胶图案lll的蚀刻工艺，图案化第一抗 反射层109和第二蚀刻掩模层107以形成第二蚀刻掩模图案107。根据第 一光刻胶图案111的形状，在位于奇数(或偶数)列(或行)的有源区AR 上彼此平行地形成第二蚀刻掩模图案107。第二蚀刻掩模图案107之间的 间距P2为有源区AR之间的间距Pl的约两倍。一部分第一蚀刻掩模层105 暴露在第一蚀刻^^模图案107之间。然后除去第一光刻胶图案111。
参考图1C，在包括第一蚀刻掩模层105的暴露区域的半导体衬底101 上形成第一辅助层113。优选第一辅助层113由碳聚合物形成。
第一辅助层113具有足够的厚度，以保:持通过第二蚀刻4^模图案107 形成台阶。具体地，由于在第二蚀刻掩模图案107的侧壁上形成的第一辅 助层113的厚度在后续工艺中确定有源区之间的距离，因此优选根据有源 区之间的距离调节第一辅助层113的厚度。根据具有足够保持台阶的厚度 的第一辅助层113，在第二蚀刻^^模图案107之间的第一辅助层113中形 成具有对应于有源区AR的宽度的台阶如沟槽。即，第一辅助层113的相 对侧壁之间的距离Dl成为有源区的宽度。
参考图1D，在第一辅助层113上形成第三蚀刻4^模层115以填充第一 辅助层113之间的间隔。在第三蚀刻掩模层115上形成第二抗^^射层117。 在该第二抗>^射层117上形成第二光刻胶图案119。
为便于后续工艺，优选第三蚀刻掩模层115由和用于形成第二硬掩模 图案107的相同的材料形成。即，第三蚀刻掩模层115可由含硅(SO的 BARC (底部抗^Jt涂层)形成。如上文关于图1A所描述，如果第三蚀 刻^^模层115可防止在用于形成第二光刻胶图案119的瀑光工艺期间产生 ^射，可省略第二抗^Jt层117的形成。
8在基本垂直于第一光刻胶图案(图1A的111)的方向上彼此平行地形 成第二光刻胶图案119。在4F2DRAM器件中，例如，在有源区AR之间 在垂直于第一光刻胶图案(图1A的111)的方向上形成第二光刻胶图案 119。第二光刻胶图案119之间的间距P3为有源区AR之间的间距Pl的 约两倍。
参考图1E,通过使用第二光刻胶图案119的蚀刻工艺，图案化第二抗 反射层117和第三蚀刻掩模层115，以形成第三蚀刻掩模图案115a、 115b。 然后除去第二光刻胶图案119。
第三蚀刻掩模图案115a、 115b包括第一图案115a和第二图案115b， 其中第一图案115a在第一辅助层113上沿着垂直于第二蚀刻4^模图案107 的方向彼此平行地形成，第二图案115b形成在第二蚀刻掩模图案107之间 的第一辅助层113上并且平行于第二蚀刻掩模图案107延伸。第二蚀刻掩 模图案107和第二图案115b之间的距离由第一辅助层113的厚度确定。
具体地，根据第二光刻胶图案119的形状，在第一辅助层113上沿着 垂直于第二蚀刻^^模图案107的方向图案化第三蚀刻^^模层115，由此形 成第一图案115a。第一图案115a彼此平行地形成。第一辅助层113上的 第一图案115a之间的间距为有源区AR之间的间距的约两倍。此外，第三 蚀刻掩模层115保留在第二蚀刻掩模图案107之间的第一辅助层113上形 成的台阶部分上。因此，保留的第三蚀刻掩模层变成第二图案115b。在第 一辅助层113上形成的台阶部分上形成并且对准第二图案115b，使得不会 由于没有使用膝光掩模而导致对准误差。第二图案U5b和第二蚀刻掩模图 案107之间的距离由第一辅助层113的厚度确定。
由于上述结构，第三蚀刻^^模图案包括第一和第二图案115a、 115b并 且暴露正方形形状的第一辅助层113。暴露第一辅助层113的每一个正方 形区域包括分别位于正方形区域的四角的四个(4)有源区AR。
参考图1F，在第三蚀刻4^模图案115a、 115b上形成第二辅助层121。 优选地，第二辅助层121由和用于形成笫一辅助层113的相同的材料即碳 聚合物形成。
第二辅助层121具有足够的厚度，以保持通过第三蚀刻掩模图案的第 一图案115a形成的台阶。具体地，由于在第三蚀刻4^模图案的第一图案 115a侧壁上形成的第二辅助层121的厚度在后续工艺中确定有源区之间的 距离，因此优选根据有源区之间的距离调节笫二辅助层121的厚度。根据具有足以保持台阶的厚度的第二辅助层121，在第三蚀刻掩模图案的第一 图案115a之间的第二辅助层121上形成对应于有源区AR的宽度的沟槽。 即，第二辅助层121的相对侧壁之间的距离D2变成有源区的宽度。
参考图1G，在第二辅助层121上形成第四蚀刻^^模层123,以完全填 充在第二辅助层121中形成的台阶。为^^于后续工艺，优选第四蚀刻^^模 层123由和用于形成第三蚀刻4^模层115或第二硬掩模层107的相同材料 形成。即第四蚀刻掩模层可由包含硅(Si)的底部抗反射涂层(BARC) 形成。
参考图1H，实施蚀刻工艺，使得第四蚀刻掩模层可仅仅保留在第二辅 助层121的台阶部分上，以形成第四蚀刻4^模图案123。由于第二辅助层 121，第四蚀刻^^模图案123形成为与通过第三蚀刻^^模图案115a、 115b 形成的层不同的层。在平行于第一图案115a的方向上，在第三蚀刻掩模图 案的第一图案115a之间形成第四蚀刻掩模图案123。第四蚀刻掩模图案123 之间的间距P4为有源区AR的间距P1的约两倍。第四蚀刻4^模图案123 和第三蚀刻掩模图案的第一图案115a之间的距离由第二辅助层121的厚度 确定。
可以通过化学机械抛光工艺实施蚀刻工艺，实施该化学;ta^抛光工艺
直至暴露第二辅助层121。此外，蚀刻工艺可以^式蚀刻方式如通过回 蚀刻工艺来进行。
参考图II，蚀刻第一辅助层113和第二辅助层121， 4吏得第一辅助层 113和第二辅助层121仅仅在第二、第三和第四硬掩模图案107、 115a、 115b、 123的下部保留。蚀刻通过除去第一辅助层113和第二辅助层121而暴露 的第一蚀刻掩模层105，以形成第一蚀刻掩模图案105。由于上述结构，硬 掩模层103暴露于第一蚀刻掩模图案105之间。
参考图1J，实施回蚀刻工艺直至暴露在第一辅助层113之下的第二蚀 刻掩模图案107。通过该回蚀刻工艺除去第四蚀刻掩模图案123和第三蚀 刻4^模图案的第一图案115a。在第三蚀刻4^模图案中，第二图案U5b形 成的层在由第一图案115a形成的层的下面。因此，即使除去第一图案115a， 一些第二图案H5b仍被保留。
现在将更具体地描述上述工艺。第二蚀刻掩模图案107仅仅保留在第 四蚀刻4^模图案123与第二蚀刻^^模图案107交叉的区域上，并且第二图 案115b仅仅保留在第三蚀刻^^模图案的第一图案115a和第二图案115b彼此交叉的区域上。结果，第三蚀刻掩模图案的第二图案115b和第二蚀刻 掩模图案107被分隔并以矩阵形式保留在有源区AR上。 一些第一辅助层 113保留在第三蚀刻掩模图案的第二图案115b和第二蚀刻掩模图案107之 间。
参考图1K，通过使用第二蚀刻:^模图案107和第二图案115b作为蚀 刻掩模的蚀刻工艺，对第二蚀刻掩模图案107和第二图案115b之间的第 一辅助层113和笫一蚀刻掩模层105进行蚀刻。通过所述蚀刻工艺，仅仅 保留在有源区AR上的第一蚀刻^^模层105变成第一蚀刻掩模图案105。 因此，第一蚀刻掩模图案105之间的间隔作为隔离区，并且硬掩模层103 暴露于第一蚀刻^^模图案105之间。
参考图1L，通过蚀刻工艺除去硬掩模层103的暴露的部分。通过上述 步骤，暴露半导体衬底101的隔离区。虽然在附图中未显示，但是蚀刻半 导体衬底101的暴露的隔离区以形成沟槽。然后用绝缘材料填充该沟槽以 形成隔离层。
用于形成包含碳聚合物的辅助层113、 121、包含含硅(Si)的底部抗 反射涂层(BARC)的蚀刻掩模层105、 107、 115、 123以及抗反射层109、 117的工艺或用于蚀刻上述层的工艺可以在连续的真空状态下在同一室中 以原位方式连续地实施。
示例性地"^兌明了其中形成第一蚀刻掩模层105的结构。然而，可以通 过利用第二蚀刻^^模图案107和第二图案115b的蚀刻工艺来图案化硬掩 模层103，而不形成第一蚀刻4^模层105。
通过使用其中分别限定行方向线和列方向线的第 一和第二瀑光掩模的 第一和第二膝光工艺，形成第一和第二光刻胶图案lll、 119，该第一和第 二光刻胶图案111、 119用于形成具有上述结构的蚀刻掩模图案107、 115a、 115b、 123。由于每一个上述图案的间距定义为在爆光掩模上的光屏蔽图 案(或透光图案)，因此即使发生对准误差，也不会导致硬掩模图案的间 距误差。由于上述原因，即使发生行对准误差或列对准误差，也不改变有 源区的尺寸。结果，可以解决由对准误差所引起的问题。
由于硬掩模图案107、 115a、 115b、 123由含硅(Si)的底部抗>^射涂 层(BARC)形成，因此可以省略用于暴露套刻游标尺的标记掩模打开工 艺。即，能简化工艺步骤。而且，由于以旋涂方式形成含珪(Si)的底部 抗反射涂层(BARC)，因此具有如下优点第二和第三硬掩模图案115a、
ii115b、 123可以容易地形成在第一和第二辅助层之间的间隔中。尤其是， 与化学气相沉积(CVD)方法或物理气相沉积(PVD)方法相比较，旋涂 法在低温(例如室温)下实施。因此，可以^f吏施加到在形成石更掩模图案的 工艺中已经形成的下部元件上的热负荷最小化。
在其中硬掩模图案107、 U5a、 U5b、 123由含硅(Si)的底部抗>^射 涂层(BARC)形成和辅助层113、 121由碳聚合物形成的情况下，上述全 部图案和层均包含碳组分。当通过氧(02 )等离子蚀刻工艺除去辅助层113、 Ul时，氧(02 )与包含在硬掩模图案中的硅(Si )反应以形成氧化硅(Si02 )， 作为蚀刻阻挡层。因此，增加了硬掩模图案和辅助层之间的蚀刻选择比。
显然，如上所述的硬掩模图案的形成方法适用于限定有源区的工艺以 及需要具有矩阵形状的硬掩模图案的任意工艺。
在用于限定以矩阵布置的有源区的常规方法中，利用用于限定位于奇 数列和奇数行的有源区的第一掩模和用于限定位于偶数列和偶数行的有 源区的第二^^模来实施曝光工艺。因此，由于在曝光工艺中使用两个掩模， 可导致对准误差。然而，在本发明中，由于通过行方向和列方向图案化工 艺形成用于限定有源区的硬掩模图案，所以能解决对准误差问题。
此外，为了通过传统的双曝光和蚀刻技术(DEET)实现在动态随机 存取存储器(DRAM)中的接触阵列，掩模应该分离为两个棋盘(check board )形式的片。为了使用瀑光设备限定棋盘形式的接触阵列，应该使 用具有二维对称结构的照明，导致分辨率降低。由于上述限制，通过双曝 光和蚀刻技术(DEET)可以实现分辨率指数(kl)大于0.2。然而，在本 发明中，通过曝光设备限定线，使得可以应用强照明诸如偶极，以实现分 辨率指数(kl)高达0.14。
尽管已经参考许多说明性的实施方案描述了本发明，但是很清楚，本 领域技术人员可以知道很多的其它改变和实施方案，这些也在;$^>开的原 理的精神和范围内。更具体地，在说明书、附图和所附的权利要求的范围 内，在本发明组合排列的构件和/或布置中可具有各种的变化和改变。除构 件和/或布置的变化和改变之外，对本领域技术人员而言，可替代的用途也 是显而易见的。
权利要求
1. 一种在半导体器件中形成硬掩模图案的方法，所述方法包括在半导体衬底上形成的硬掩模层上形成第一蚀刻掩模图案；在所述半导体衬底上形成包括第一图案和第二图案的第二蚀刻掩模图案，所述第一图案与所述第一蚀刻掩模图案交叉，每一个第二蚀刻掩模图案布置在所述第一蚀刻掩模图案之间；在所述半导体衬底上形成第三蚀刻掩模图案，每一个第三蚀刻掩模图案布置在所述第一图案之间；实施第一蚀刻工艺，使得所述第一蚀刻掩模图案保留在其中所述第一图案与所述第一蚀刻掩模图案交叉的区域上，并且所述第二图案保留在其中所述第一图案与所述第二图案交叉的区域上；和通过利用所述保留的第一蚀刻掩模图案和所述第二图案作为蚀刻掩模的第二蚀刻工艺，图案化所述硬掩模层以形成硬掩模图案。
2. 根据权利要求l所述的方法，其中所述第一、第二和第三蚀刻掩模图 案由相同材料形成。
3. 根据权利要求2所述的方法，其中所述第一、第二和所述第三蚀刻掩 模图案由含硅(Si)的底部抗>^射涂层(BARC)形成。
4. 根据权利要求l所述的方法，其中所述第一、第二和第三蚀刻掩模图 案分别形成在不同的层上。
5. 才艮据权利要求4所述的方法，其中所述第二蚀刻掩模图案的所述第一 图案和所述第二图案形成在不同的层上。
6. 才艮据权利要求l所述的方法，其中形成所述第二蚀刻掩模图案的步骤 包括形成第 一辅助层，所述第一辅助层具有足以保持通过所述第一蚀刻掩 模图案形成的台阶部分的厚度；在所述第一辅助层上形成蚀刻^^模层，以填充通过所述台阶部分形成 的所述第一辅助图案之间的间隔；和实施图案化工艺，使得所述蚀刻掩模层保留在所述第 一辅助层之间的 间隔中和所述第二蚀刻掩模层与所述第一蚀刻掩模图案交叉并保留在所 述第一辅助层上，以形成所述第一和笫二图案。
7. 根据权利要求6所述的方法，其中所述第一辅助层包含碳聚合物。
8. 根据权利要求6所述的方法，还包括在所述蚀刻掩模层上形成抗反射 层。
9. 根据权利要求6所述的方法，其中所述第一蚀刻掩模图案和所述第二 图案之间的距离由所述第一辅助层的厚度确定。
10. 根据权利要求l所述的方法，其中形成所述第三蚀刻掩模图案包括形成第二辅助层，所述第二辅助层具有足以保持通过所迷第二蚀刻掩 模图案形成的台阶部分的厚度；在所述第二辅助层上形成蚀刻4^模层，以填充通过所述台阶部分形成 的所述第二辅助图案之间的间隔；和实施图案化工艺，使得所述蚀刻掩模层保留在所述第二辅助层之间的 间隔中，以形成所述第三蚀刻4^模图案。
11. 根据权利要求10所述的方法，其中所述第二辅助层包含碳聚合物。
12. 根据权利要求10所述的方法，其中所述第一图案和所述第三硬^^模图 案之间的距离由所述第二辅助层的厚度确定。
13. 根据权利要求l所述的方法，其中形成有所述硬掩模图案的区域是有 源区。
14. 根据权利要求13所述的方法，其中所述第一蚀刻掩模图案在所述有源 区上彼此平行地形成并且位于有源区中的奇数列或行、或者偶数列或行。
15. 根据权利要求13所述的方法，其中所述第一蚀刻掩模图案的间距为所 述有源区之间的间距的约两倍。
16. 根据权利要求13所述的方法，其中所述第一图案的间距为所述有源区 之间的间距的约两倍。
17. 根据权利要求13所述的方法，其中所述第二图案的间距为所述有源区 之间的间多巨的约两倍。
18. 根据权利要求13所述的方法，其中所述第三硬掩模图案的间距为所述 有源区之间的间距的约两倍。
19. 根据权利要求l所述的方法，其中所述第一、第二和第三蚀刻掩模图 案在同一腔室中以原位方式形成。
20. 根据权利要求1所述的方法，其中通过第一蚀刻工艺除去所述笫三蚀刻^^模图案和所述第一图案。
21. —种在半导体器件中形成多更掩模图案的方法，所述方法包括 在半导体衬底上提供的硬掩模层上形成第一蚀刻掩模图案；在所述半导体衬底上形成第二蚀刻掩模图案，使得每一个第二蚀刻掩 模图案布置在所迷第一蚀刻掩模图案之间，其中每一个第二蚀刻掩模图案 包括第一图案和第二图案，所述第一图案与所述第一蚀刻掩模图案交叉；在所述半导体衬底上形成第三蚀刻掩模图案，其中每一个第三蚀刻掩 模图案布置在所述第 一 图案之间；首先蚀刻所述第 一蚀刻^^模图案和所述第二图案，4吏得所述第一蚀刻 掩模图案保留在其中所述第一图案与所述第一蚀刻掩模图案交叉的区域 上，并且所述第二图案保留在其中所述第一图案与所述第二图案交叉的区 域上；和接着利用所述第一蚀刻掩模图案和所述第二图案作为蚀刻掩模来实施 蚀刻以形成硬掩模图案，其中所述硬掩模图案对应于所述半导体衬底的有 源区，所述有源区布置为矩阵形状。
全文摘要
一种在半导体器件中形成硬掩模图案的方法，仅仅实施用于在平面上形成具有行方向线形和列方向线形的图案的工艺，使得可以形成硬掩模图案以限定密集配置的有源区。硬掩模图案的间距小于曝光设备的分辨率极限。
文档编号H01L21/00GK101447398SQ20081012523
公开日2009年6月3日 申请日期2008年6月16日 优先权日2007年11月29日
发明者郑宇荣 申请人:海力士半导体有限公司