专利名称：形成半导体器件图案的方法
技术领域：
本发明涉及一种形成半导体器件图案的方法，更具体涉及一种在单元 区域和周边区域中同时形成栅极图案的半导体器件图案形成方法。
背景技术：
半导体器件包括多个栅极线(例如，存储单元和晶体管)和金属线。 为了提高半导体器件的存储容量和使半导体器件小型化，包括栅极线和金 属线的多个图案的宽度必须是窄的。
通常，形成图案的图案化工艺包括在待蚀刻层上形成硬掩模层和在该 硬掩模层上形成光刻胶图案。通过沿光刻胶图案实施蚀刻工艺形成硬掩模 图案。可以通过沿硬4^模图案实施蚀刻工艺来图案化待蚀刻层。
为了形成光刻胶图案，进行膝光和显影工艺。具体地，根据膝光过程 中使用的光源的分辨率确定图案的宽度。即，由于分辨率的限制导致在形 成更微细的图案中存在限制。
在单元区域的图案形成之后，如果形成底部抗反射涂层(BARC)以 形成周边区域的图案，则由于图案之间的差异，在单元区域和周边区域之 间可出现台阶。如果形成光刻胶层并在存在台阶的状态下实施曝光工艺， 则由于在产生台阶的区域中的光Jt射可产生凹口现象。因此，可实施用于 除去台阶的抛光工艺。这增加了半导体器件制造工艺的步骤，可导致制造 成本的增加和制造时间的延长。
发明内容
本发明涉及通过使用第 一光刻胶图案和第一 BARC层来形成用于栅极线的图案，从而同时形成初f极线、垫和选择线。使用第二光刻胶图案和第
二 BARC层形成用于选择线的图案和垫，该选择线的宽度大于栅极线的宽 度。
在根据本发明的一个实施方案的形成半导体器件微图案的方法中，提 供半导体衬底。半导体衬底包括其中形成第一目标图案的第一区域和其中
形成第二目标图案的第二区域，其中第二目标图案的宽度大于第一目标图 案的宽度。在该半导体衬底上形成第一辅助图案，该第一辅助图案包括第 一区域的第一图案和第二区域的第二图案，其中第一区域的第一图案的间 距为第 一 目标图案的两倍。在包括第 一辅助图案的表面的半导体衬底上形 成蚀刻掩模层。形成第二辅助图案，该第二辅助图案包括在第一图案侧壁 上形成的各蚀刻掩模层之间的第三图案和与第二图案一侧重叠的第四图 案。除去在第一辅助图案的上表面上形成的蚀刻4^模层。除去在第一和第 二辅助图案的上表面上形成的蚀刻掩模层。除去第一和第二辅助图案并蚀 刻所述蚀刻掩模层，使得蚀刻掩模层的一部分保留在将形成第一目标图案 的区域中，第一和第二辅助图案和蚀刻掩模层保留在将形成第二目标图案 的区域中。
第一辅助图案的形成包括:在半导体衬底上形成第一辅助层；在第一辅 助层上形成包括第一和第二区域的图案的第一光刻胶图案；沿第一光刻胶 图案蚀刻第一辅助层；和除去第一光刻胶图案。
第一辅助图案包括用于防止当形成第二辅助图案时在第一和第二区域 之间形成台阶的图案。蚀刻4^模层由氧化物层或^^硅(Si)聚合物形成。
第二辅助图案的形成包括在蚀刻掩模层上形成第二辅助层；在第二 辅助层上形成包括第二目标图案的第二光刻胶图案；和沿第二光刻胶图案 来图案化第二辅助层。
第一和第二辅助图案由BARC层形成。该BARC层是可流动的BARC层。
当除去第一和第二辅助图案时，蚀刻所述蚀刻掩模层，使得蚀刻掩模 层的一部分保留在将形成第一目标图案的区域中，保留在第一辅助图案侧 壁上形成的剩余蚀刻^^模层的一部分。在将形成第二蚀刻目标图案的区域中保留第一和第二辅助图案以及蚀
刻掩模层包括在除去第一区域中的第一和第二辅助图案的同时，除去暴 露在第二区域中的第一和第二辅助图案的一部分。
在除去第一和第二辅助图案和蚀刻所述蚀刻掩模层，使得蚀刻掩模层 的一部分保留在将形成第一目标图案的区域中，并且第一和第二辅助图案 以及蚀刻掩模层保留在将形成第二目标图案的区域中之后，通过隔离剩余 蚀刻掩模层的边缘末端来形成第一和第二目标图案的掩模图案。
该方法还包括在形成第一辅助图案之前在蚀刻掩模层上形成硬掩模层。
硬掩模层由单层或多层构成。所述多层具有非晶^、 SiON层和多晶 硅层的堆叠结构。
第一目标图案包括字线图案，第二目标图案包括选择线图案和垫图案 (pad pattern )。
在才艮据本发明的另一个实施方案的形成半导体器件微图案的方法中， 提供其中形成有待蚀刻层的半导体衬底。该半导体衬底包括其中形成第一 目标图案的第一区域和其中形成第二目标图案的第二区域，其中第二目标 图案的宽度大于第一目标图案的宽度。在待蚀刻层上形成第一辅助图案， 该第一辅助图案包括用于防止在第一区域和第二区域之间形成台阶的辅 助图案。
该方法还包括形成其中第二目标图案形成在待蚀刻层之上的第二辅助 图案，其中包括辅助图案的第一辅助图案形成在待蚀刻层中。
该方法还包括在除去辅助图案之后沿第 一和第二辅助图案来图案化待 蚀刻层。第一和第二辅助图案由BARC层形成。
图1A 1L是说明根据本发明的一种形成半导体器件图案的方法的第 一截面图2A 2L是说明根据本发明的一种形成半导体器件图案的方法的第二截面图；并且
图3A~3L是说明根据本发明的一种形成半导体器件图案的方法的平 面图。
具体实施例方式
将参考附图描述根据本发明的具体的实施方案。然而，本发明不限于 所公开的实施方案，而是可以各种方式实施。提供所述实施方案以完成本 发明的公开并使得本领域技术人员理解本发明。本发明由权利要求的范围 所限定。
图1A~1L是说明根据本发明的一种形成半导体器件图案的方法的第 一截面图；图2A 2L是说明根据本发明的一种形成半导体器件图案的方 法的第二截面图；图3A 3L是i兌明根据本发明的一种形成半导体器件图 案的方法的平面图。
更具体地，图3A~3L中沿线A-A'的截面是第一截面图，图3A 3L 中沿线B-B'的截面是第二截面图。同时参考第一和第二截面图和平面图给 出如下描述。
参考图1A、 2A和3A，描述快闪器件作为一个实例。提供其中形成有 待蚀刻层102的半导体衬底100。待蚀刻层102是最终将被图案化的层， 并且可以通过堆叠多个层例如绝缘层和导电层或使用这些层中的任意一 个来形成。在其中通过图案化待蚀刻层102来形成后续桶f极线的情况下， 待蚀刻层102可具有栅极绝缘层、第一导电层、介电层、第二导电层和金 属层的堆叠结构。
在待蚀刻层102上形成硬掩模层103。该硬掩模层103可以使用单层 或多层形成。在如下描述的一个实例中，石更4^模层103形成具有第一、第 二和第三硬掩模层104、 106和108的多层结构。第一硬掩模层104可以由 非晶碳层形成，第二硬掩模层106可以由SiON层形成，第三硬掩模层108 可以由多晶珪层形成。
在第三硬掩模层108上形成第一辅助层110。第一辅助层110可以由 例如BARC层形成。在第一辅助层110上形成在单元区域(第一区域)和 周边区域(第二区域)中具有不同宽度的第一光刻胶图案112。例如，在 第一辅助层110上形成正性光刻胶层，并且实施啄光和显影工艺以形成在
8单元区域中具有第一间距P1的图案。具体地，笫一间距P1可以是将最终
在单元区域中形成的第一目标图案的间距的约两倍。第一光刻胶图案112 也在周边区域中形成的原因是其可防止在形成后续的第二辅助层时在单 元区域和周边区域之间形成台阶H (参考图ID的116)。
参考图1B、 2B和3B,通过沿第一光刻胶图案(参考图1A的112) 图案化第一辅助层(参考图1A的110)形成第一辅助图案110a。第一辅 助图案110a也构成后续的蚀刻掩模层。
除去保留的第一光刻胶图案(参考图1A的112)。其目的是防止在形 成后续的第二辅助层(参考图1D的116)之后实施的焙烘过程中保留第一 光刻胶图案(参考图1A的112 )时，第一光刻胶图案(参考图1A的112 ) 由于焙烘温度的差异导致的弯曲或扭曲。例如，BARC层的焙烘温度(例 如，200摄氏度)比光刻胶层的焙烘温度更高(例如，IOO摄氏度)。
参考图1C、 2C和3C，沿第一辅助图案110a的表面和暴露的第三硬 掩模层108形成蚀刻4^模层114。蚀刻掩模层114可由蚀刻选择性不同于 第一辅助图案110a的材料形成。例如，蚀刻掩模层114可由氧化物层或含 硅(Si)聚合物形成。形成在单元区域和周边区域中具有相同厚度的蚀刻 *^模层114,所以其在第一辅助图案110a的侧壁上具有相同的宽度。具体 地，在单元区域中的第一辅助图案110a的侧壁上形成的蚀刻掩模层114 的宽度确定将在后续单元区域中形成的栅极线的宽度。
参考图1D、2D和3D，在单元区域和周边区域中形成的蚀刻掩模层114 上形成第二辅助层116。第二辅助层116可4吏用可流动的BARC层形成， 以填充向上突出的蚀刻掩模层114。填充在突出的蚀刻掩模层114之间的 第二辅助层116也用于形成后续的蚀刻4^模图案。
具体地，第一辅助图案110a也形成在周边区域中。因此，虽然形成第 二BARC层114，但是在单元区域和周边区域之间不产生台阶。因此，可 省略用于减少台阶的抛光工艺，因此可降低制造成本和时间。
在第二辅助层116形成之后，实施焙烘工艺(即在例如200摄氏度的 温度下实施的退火工艺)以增加第二辅助层116的密度。
在第二辅助层116上形成第二光刻胶图案118，第二光刻胶图案118 用于形成用于选择线和周边区域的垫的图案。更具体地，图1D的第二光 刻胶图案118可以形成作为用于选择线的图案，并且图2D的第二光刻胶
9图案118可以形成作为用于垫的图案。
参考图1E、 2E和3E，通过沿第二光刻胶图案118蚀刻第二辅助层(参 考图1D的116)来形成第二辅助图案116a。具体地，沿第二光刻胶图案 118实施蚀刻工艺。实施对第二辅助图案116a比对蚀刻4^模层114具有更 高蚀刻选择性的蚀刻工艺，使得在第一辅助图案110a上形成的蚀刻4^M 114的上表面暴露。因此，第二辅助图案116a的一部分保留在突出的蚀刻 掩模层114之间。
参考图1F、 2F和3F，沿第二光刻胶图案118实施蚀刻工艺，以除去 保留在第一辅助图案110a上的蚀刻掩模层(参考图lE的114)。因此，可 以形成蚀刻掩模图案114a。实施对蚀刻^^模图案114比对第一和第二辅助 图案110a和116a具有更高蚀刻选择性的蚀刻工艺。当暴露出第一辅助图 案110a的上表面时，蚀刻工艺停止。
参考图1G、 2G和3G，通过实施逸覆式蚀刻工艺，除去暴露的第一辅 助图案(参考图1F的110a)和第二辅助图案(参考图1F的116a)，由此 暴露出第三硬掩模层108的一部分。第二辅助图案116a的一部分可保留在 选择线区域和垫(pad)区域中。
参考图1H、 2H和3H，利用保留的蚀刻掩模图案114a的厚度差异， 通过实施蚀刻工艺除去蚀刻掩模图案114a的一部分。
具体地，在蚀刻掩模图案114a底部保留的部分的厚度薄于向上突出的 部分的厚度。因此，如果实施蚀刻工艺，首先除去在底部保留的部分而保 留向上的突出部分。
因此，具有第二间距P2的蚀刻掩模图案114a保留在单元区域中，P2 为第一间距P1的约一半。周边区域中保留的蚀刻掩模图案114a的一部分 以及第一和第二辅助图案110a和116a的一部分具有大于第二间距P2的宽 度。例如，在图1H的周边区域中保留并形成一个图案的蚀刻掩模图案114a 和第一与第二辅助图案110a和116a可变成用于选择线的图案，在图2H 中保留的蚀刻掩模图案114a和第一与第二辅助图案110a和116a的一部分 可变成用于塾的图案。
参考图II、 21和31,通过沿蚀刻4^模图案114a和第一与第二辅助图 案110a和116a蚀刻第三硬掩模层(参考图1H的108 )来形成第三硬掩模 图案108a。然后除去残留的蚀刻l^模图案114a和残留的第一和第二辅助图案110a和116a。因此，第三硬^"模图案108形成在单元区域和周边区 域中具有不同宽度的图案。
参考图1J、 2J和3J，为了隔离在第三硬掩模图案108a的边缘部分处 所连接的区域，在第三硬掩模图案108a和第二硬掩模层106上形成第三光 刻胶图案120，在第三光刻胶图案120中，待隔离的区域120a是开放的。 实施对第三硬掩模图案108a比对第二硬掩模层106具有更高蚀刻选择性的 蚀刻工艺，以除去在互连区域120a中暴露的第三硬掩模图案108a。
参考图1K、 2K和3K，除去第三光刻胶图案120。因此，可以形成具 有不同宽度的第三硬掩模图案108a。例如，在第三硬掩模图案108a的单 元区域中形成的图案可变成用于形成字线图案的栅极掩模图案。在第三硬 掩模图案108a的周边区域中形成的图案可变成用于选择线的栅极掩模图 案,该选择线的宽度大于字线的宽度。图2K中所示的第三硬掩模图案108a 的图案可变成用于垫的4^模图案。
沿第三硬掩模图案108a顺序地图案化第二硬掩模层(参考图1J的106) 和第一硬掩模层(参考图1J的104 )，由此形成第二硬掩模图案106a和第 一硬掩模图案104a。
参考图1L、 2L和3L，通过实施沿第一、第二和第三石更掩模图案104a、 106a和108a的蚀刻工艺，图案化待蚀刻层(参考图1K的102)。因此， 可以形成待蚀刻层图案102a。在蚀刻工艺期间，可除去第三和第二硬掩模 图案(参考图1K的108a和106a )。
或者，在待蚀刻层102 (参考图1H)上形成蚀刻^^模图案114a以及 第一和第二辅助图案llOa和116a而不形成硬掩模层(参考图1A的103 ) 之后，通过实施沿蚀刻掩模图案114a以及第 一和第二辅助图案110a和116a 的蚀刻工艺，可以图案化待蚀刻层102。
如上所述，根据本发明，使用第一光刻胶图案和第一BARC层形成用 于栅极线的图案，使用第二光刻胶图案和第二 BARC层形成用于垫和选择 线的图案，选择线的宽度大于栅极线的宽度。因此，可以同时形成栅极线、 垫和选择线。
而且，可省略用于图案化工艺的单元区域和周边区域之间的抛光过程， 并且可以形成微图案而无需更换曝光设备。因此，可降低制造工艺消耗的 费用和时间。提出本文所公开的实施方案以使得本领域技术人员容易实施本发明， 并且本领域技术人员可通过这些实施方案的组合实施本发明。因此，本发 明的范围不限于如上所述的实施方案，并且应解释为仅仅由所附权利要求 和它们的等同物所限定。
权利要求
1. 一种形成半导体器件微图案的方法，所述方法包括提供半导体衬底，其中所述半导体衬底包括其中形成第一目标图案的第一区域和其中形成第二目标图案的第二区域，所述第二目标图案的宽度大于所述第一目标图案的宽度；在所述半导体衬底上形成第一辅助图案，其中所述第一辅助图案包括所述第一区域的第一图案和所述第二区域的第二图案，所述第一图案的间距为所述第一目标图案的间距的约两倍；在包括所述第一辅助图案的表面的所述半导体衬底上形成蚀刻掩模层；形成第二辅助图案，其中所述第二辅助图案包括在所述第一图案的侧壁上形成的所述蚀刻掩模层之间的第三图案和与所述第二图案一侧重叠的第四图案；除去在所述第一辅助图案的上表面上形成的所述蚀刻掩模层；除去在所述第一和第二辅助图案的上表面上形成的所述蚀刻掩模层；和除去所述第一和第二辅助图案并蚀刻所述蚀刻掩模层，其中所述蚀刻掩模层的一部分保留在将形成所述第一目标图案的区域中，所述第一和第二辅助图案以及所述蚀刻掩模层保留在将形成所述第二目标图案的区域中。
2. 根据权利要求1所述的方法，其中形成所述第一辅助图案包括 在所述半导体衬底上形成笫一辅助层；在所述第 一辅助层上形成笫 一光刻胶图案，其中所述第 一光刻胶图案 包含所述第一和第二区域的所述图案；沿所述第一光刻胶图案蚀刻所述第一辅助层；和 除去所述第一光刻胶图案。
3. 根据权利要求1所述的方法，其中所述第一辅助图案包括用于防止在 形成所述第二辅助图案时在所述第一区域与第二区域之间形成台阶的图 案。
4. 根据权利要求1所述的方法，其中所述蚀刻掩模层由含硅(Si)聚合 物或氧化物层形成。
5. 根据权利要求l所述的方法，其中形成所述第二辅助图案包括 在所述蚀刻掩模层上形成笫二辅助层；在所述第二辅助层上形成第二光刻胶图案，所述第二光刻胶图案包含所述第二目标图案；和沿所述第二光刻胶图案图案化所述第二辅助层。
6. 根据权利要求1所述的方法，其中所述第一和第二辅助图案由底部抗 反射涂层(BARC)形成。
7. 才艮据权利要求6所述的方法，其中所述BARC层是可流动的BARC 层。
8. 根据权利要求1所述的方法，其中当除去所述第一和第二辅助图案并 蚀刻所述蚀刻掩模层，4吏得所述蚀刻*^模层的 一部分保留在将形成所述第 一目标图案的区域中时，保留在所述第一辅助图案的侧壁上形成的残留蚀 刻掩模层的一部分。
9. 根据权利要求1所述的方法，其中在将形成所述第二目标图案的区域 中保留所述第 一和第二辅助图案以及所述蚀刻掩模层包括当除去所述第 一区域中的所述第一和第二辅助图案时，除去在所述第二区域中暴露的所 述第 一和第二辅助图案的 一部分。
10. 根据权利要求1所述的方法，其中在除去所述第一和第二辅助图案并 蚀刻所述蚀刻掩模层，使得所述蚀刻掩模层的一部分保留在将形成所述第 一目标图案的区域中以及所述第 一和第二辅助图案和所述蚀刻掩模层保 留在将形成所述第二目标图案的区域中之后，通过隔离所述残留蚀刻掩模 层的边缘末端来形成所述第一和第二目标图案的4^模图案。
11. 根据权利要求l所述的方法，还包括在形成所述第一辅助图案之前在 所述蚀刻^^模层上形成硬l^模层。
12. 根据权利要求ll所述的方法，其中所述硬掩模层由单层或多层形成。
13. 根据权利要求12所述的方法，其中所述硬掩模层的所述多层具有非晶 碳层、SiON层和多晶珪层的堆叠结构。
14. 根据权利要求l所述的方法，其中 所述第一目标图案包括字线图案，和 所述第二目标图案包括选择线图案和垫图案。
15. —种形成半导体器件微图案的方法，所述方法包括提供其中形成待蚀刻层的半导体衬底，其中所述半导体衬底包括其中 形成第一目标图案的第一区域和其中形成第二目标图案的第二区域，所述第二目标图案的宽度大于所述第一目标图案的宽度；和在所述待蚀刻层上形成第一辅助图案，所述第一辅助图案包括用于防 止在所述第 一 区域和所述第二区域之间形成台阶的辅助图案。
16. 根据权利要求15所述的方法，还包括形成其中所述第二目标图案形成 在所述待蚀刻层之上的第二辅助图案，其中包括所述辅助图案的所述第一 辅助图案形成在所述待蚀刻层中。
17. 根据权利要求16所述的方法，还包括在除去所述辅助图案之后，沿所 述第 一和第二辅助图案来图案化所述待蚀刻层。
18. 根据权利要求15所述的方法，其中所述第一和第二辅助图案由BARC 层形成。
19. 一种形成半导体器件微图案的方法，所述方法包括 使用第一光刻胶图案和第一 BARC层，在半导体衬底上形成用于栅极线的图案；和使用第二光刻胶图案和第二 BARC层，在所述半导体衬底上形成用于 选择线的图案和垫，所述选择线的宽度大于所述^fr极线的宽度， 其中所述栅极线、所述垫和所述选择线同时形成。
20. 根据权利要求19所述的方法，其中在所述半导体衬底的第一区域上形 成用于所述Jfr极线的所述图案，在所述半导体衬底第二区域上形成用于所 述选择线的所述图案和所述垫。
21. 根据权利要求20所述的方法，还包括在所述半导体衬底上形成辅助 图案，所述辅助图案防止在所述第 一区域和第二区域之间形成台阶。
全文摘要
本发明涉及一种形成半导体器件图案的方法。其中使用第一光刻胶图案和第一BARC层形成用于栅极线的图案。使用第二光刻胶图案和第二BARC层形成用于选择线的图案和垫，该选择线的宽度大于栅极线的宽度。栅极线、垫和选择线可以同时形成。
文档编号H01L21/00GK101471232SQ20081012522
公开日2009年7月1日 申请日期2008年6月16日 优先权日2007年12月28日
发明者郑宇荣 申请人:海力士半导体有限公司