专利名称：一种mosfet晶体管的栅极及其制造方法
技术领域：
本发明涉及半导体芯片工艺技术领域，具体涉及一种M0SFET晶体管的栅极 及其制造方法。
背景技术：
M0SFET晶体管(MetalOxide Semicoductor Field Effect Transistor,金属 氧化物半导体场效应管)是一种可以广泛使用在类比电路与数位电路的场效晶 体管(Field-Effect Transistor )。MOSFET晶体管包括漏极、源极和栅极，其中栅极包括栅极介质层(或称栅 极介电质层、栅绝缘层)以及栅极本体，栅极介质层形成于半导体材料的外延 层和阱上，阱也称体区(body),栅极本体形成于4册极介质层上，漏极和源极分 别通过阱与栅极介质层相连。当一个够大的电位差施于栅极与源极之间时，电 场会在栅极介质层下方的外延层表面形成感应电荷，而这时所谓的"反型层" (inversion channel )就会形成。漏极与源极之间的外延层和阱会出现一个导 电的通道，通道的极性与MOSFET晶体管的漏极以及源极相同，通道形成后， MOSFET晶体管即可让电流通过，可通过调节栅极与与源极之间的电压值，而控 制通道流过的电流的大小。 *功率金属氧化物半导体场效应管(Power MOSFET)是一种能输出较大的工作 电流(几安到几十安)，用于功率输出级的MOSFET晶体管。由于Power MOSFET 晶体管具有驱动电路简单，需要的驱动功率小以及开关速度快，工作频率高的 优点，成为应用最广泛的MOSFET晶体管之一。画OS (Vertical Double-diffused Metal Oxide Semiconductor,垂直双扩 展型金属氧化物半导体)工艺是当今半导体界流行的PowerMOSFET晶体管制造技术，常见的VDM0S工艺主要有平面DM0S工艺和沟槽DM0S工艺两种。现有技术中无论是如图1所示的采用平面DM0S工艺制造的平面型MOSFET晶体管，还是如图2所示的采用沟槽DM0S工艺制造的沟槽型MOSFET晶体管，其栅极中的栅极介质层均为一层Si0,材料的Si(^薄膜。在实现本发明的过程中，发明人发现现有MOSFET晶体管的栅极介质层所采用的SiO,材料的致密度(致密度指晶胞中的原子所占的体积与该晶胞所占体积之比)不高，而栅极介质层的致密度与MOSFET晶体管的抗静电能力，应用寿命直接相关，由于栅极介质层致密度不高，所以栅极容易被击穿或产生漏电，当在栅极上施加高电压时，甚至会发生致命击穿。发明内容本发明实施例的目的在于提供一种晶体管的纟册极，用于解决MOSFET晶体管 栅极的栅极介质层容易被击穿或产生漏电的问题。为达到上述目的，本发明实施例釆用如下技术方案该MOSFET晶体管的栅极，包括栅极介质层以及栅极本体，所述栅极介质层 形成于半导体材料的外延层和阱上，所述栅极本体形成于所述栅极介质层上， 所述栅极介质层包括形成于所述外延层和阱上的第一介质层以及在所述第一介 质层上形成的致密介质层。和致密介质层，致密介质层的致密度比较高，提升了整个栅极介质层的致密度， 提高了栅极乔质层的抗击穿能力，减少了产生漏电的风险，解决了现有的MOSFET 晶体管的栅极的栅极介质层容易被击穿或产生漏电的技术问题。本发明实施例的另一目的在于提供了一种MOSFET晶体管的栅极的制造方 ，，用于解决MOSFET晶体管的栅极的制造方法所制造的栅极介质层容易被击穿 或产生漏电的技术问题。为达到上述另一目的，本发明实施例制造方法采用如下技术方案该MOSFET晶体管的栅极的制造方法，包括如下步骤在半导体材料的外延层和阱上形成第一介质层；在所述第一介质层上形成致密介质层；在所述致密介质层上形成栅极本体。本发明实施例制造方法所制造的M0SFET晶体管的栅极中在栅极本体与外延 层和阱之间形成有第一介质层和致密介质层，致密介质层的致密度比较高，提 升了整个栅极介质层的致密度，提高了栅极介质层的抗击穿能力，减少了产生 漏电的风险。
图1为现有技术中平面型的M0SFET晶体管的斥册极结构示意图； 图2为现有技术中沟槽型的M0SFET晶体管的栅极结构示意图； 图3为本发明实施例中平面型M0SFET晶体管的栅极的一种结构示意图； 图4为本发明实施例中沟槽型M0SFET晶体管的栅极的另一种结构示意图； 图5为本发明实施例中平面型M0SFET晶体管的斥册纟及的一种优选结构的示意 图；'图6为本发明实施例中沟槽型M0SFET晶体管的栅极的一种优选结构的示意图；图7为本发明实施例中M0SFET晶体管的栅极的制造方法的流程图； *图8为图7所示本发明实施例中MOSFET晶体管的栅极的制造方法中步骤S3 的优选制造方法流程图。
具体实施方式
本发明实施例一方面提供了一种晶体管的栅极，具有较好的抗击穿、防漏 电性能；另一方面提供了一种MOSFET晶体管的栅极的制造方法，能够制造出抗 击穿、防漏电性能较好的MOSFET晶体管的栅极。下面结杏附图对本发明的实施例进行详细描述。如图3和图4所示，本发明实施例MOSFET晶体管为如图3所示的沟槽型 MQSFET晶体管或如图4所示的平面型MOSFET晶体管。本发明实施例M0SFET晶体管的对册极，包括棚—及介质层2以及栅极本体1, 栅极介质层2形成于半导体材料的外延层6和阱5上，栅极本体1形成于栅极 介质层2上，栅极介质层2包括形成于外延层6和阱5上的第一介质层20以及 在第一介质层20上形成的致密介质层21。栅极本体1与外延层6和阱5之间的 綺极介质层2包括第一介质层20和致密介质层21,致密介质层21的致密度比 较高，提升了整个栅极介质层2的致密度，提高了栅极介质层2的抗击穿能力， 减少了产生漏电的风险。如图5和图6所示，作为本发明的一种改进，在致密介质层21上还形成有 第三介质层22,栅极本体1形成于第三介质层22之上。第三介质层22与致密 介质层21结合的可靠性以及第三介质层22与栅极本体1结合的可靠性均强于 致密介质层21与栅极本体1的结合，所以这种结构使栅极本体1与致密介质层 21的结合更为可靠，使其抗击穿能力更为稳定。、第一介质层20与第三介质层22的材料均为Si02 ， Si02造价低廉且绝缘性 能较好，是性能比较可靠的介质层材料。致密介质层21的材料为Si3N4, Si3N4 的致密度比较高，通过热氧化生长法(或称热生长法)可以形成致密度远大于 第一介质层20的第三介质层22，在不增大MOSFET晶体管的栅极的体积的情况 下，增大栅极的抗击穿能力。本发明实施例中栅极本体1的材料为硅、硅化物、铝或铝合金。如图3、图4和图7所示，本发明实施例所提供的一种MOSFET晶体管的栅 极的制造方法，包括如下步骤 ,Sl、在外延层6和阱5上沉淀SiO"蓴膜，通过曝光、显影和刻蚀工艺等掩膜生长工艺形成第一介质层20;52、 在第一介质层20上沉淀Si3N4薄膜，通过曝光、显影和刻蚀工艺等掩膜生长工艺形成致密介质层21;53、 在致密介质层21上沉积硅、硅化物、铝或铝合金材料的薄膜，通过曝 光、显影和刻蚀工艺等掩膜生长工艺形成栅极本体l。本发明实施例中Si3N4材料的致密介质层21提高了整个栅极介质层2乃至 整个栅极的致密度，提高了 MOSFET晶体管的栅极的抗击穿能力。如图5、图6和图8所示，作为本发明实施例M0SFET晶体管的栅极的制造 方法的一种改进，本发明实施例中所述步骤S3包括以下步骤5301、 通过热氧化生长法，在S"N4材料致密介质层21上形成Si0,材料 的第三介质层22;热氧化生长法是指硅(Si)或硅化物与含有氧化物质的气体， 存高温下进行化学反应，而在硅片或硅化物层表面产生一层致密的Si02薄膜的 技术，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的 二氧化硅薄膜。热氧化生长法所生成SiOz层，其厚度一般在几十埃到上万埃之 间。5302、 在笫三介质层22上沉积硅、硅化物、铝或铝合金材料的薄膜，通过 曝光、显影和刻蚀工艺等掩膜生长工艺形成栅极本体l。本发明实施例制造方法所制造的MOSFET晶体管的栅极中在栅极本体与外延 层和阱之间形成有第一介质层、致密介质层和第三介质层，致密介质层的致密 庠比较高，提升了整个栅极介质层的致密度，提高了栅极介质层的抗击穿能力， 减少了产生漏电的风险,解决了现有MOSFET晶体管栅极的栅极介质层容易被击 穿或产生漏电的技术问题。的具体实现方法，也可以有其他的实现方法，比如本发明实施例中的栅极介 质层也可以包括多层致密介质层、多层第一介质层或多层第三介质层，本发明 也可以选择其他的材料、材料的组合实施上述方法，但这些都不脱离本发明技 术方案的精神和范围，都在该专利的保护范围之内。
权利要求
1. 一种MOSFET晶体管的栅极，包括栅极介质层以及栅极本体，所述栅极介质层形成于半导体材料的外延层和阱上，所述栅极本体形成于所述栅极介质层上，其特征在于所述栅极介质层包括形成于所述外延层和阱上的第一介质层以及在所述第一介质层上形成的致密介质层。
2、 根据权利要求1所述的M0SFET晶体管的栅极，其特征在于在所述致 密介质层上还形成有第三介质层，所述栅极本体形成于所述第三介质层之上。
3、 根据权利要求2所述的M0SFET晶体管的栅极，其特征在于所述第一 介质层与所述第三介质层的材料均为Si02。
4、 根据权利要求1、 2或3所述的MOSFET晶体管的栅极，其特征在于 所述致密介质层的材料为Si3N4。
5、 根据权利要求1、 2或3所述的MOSFET晶体管的栅极，其特征在于 所述栅极本体的材料为硅、硅化物、铝或铝合金。
6、 根据权利要求l、 2或3所述的M0SFET晶体管的栅极，其特征在于 所述M0SFET晶体管为沟槽型M0SFET晶体管或平面型M0SFET晶体管。
7、 一种M0SFET晶体管的栅极的制造方法，其特征在于包括以下步骤 在半导体材料的外延层和阱上形成第一介质层； 在所述第一介质层上形成致密介质层； 在所述致密介质层上形成栅极本体。
8、 根据权利要求7所述的M0SFET晶体管的栅极，其特征在于 在所述致密介质层上形成栅极本体的步骤包括 在所述致密介质层上形成第三介质层； 在所述第三介质层上形成所述栅极本体。
9、 根据权利要求8所述的M0SFET晶体管的栅极的制造方法，其特征在于 在所述致密介质层上形成第三介质层的步骤具体为； 在所述致密介质层之上通过热氧化生长法形成所述第三介质层。
10、 根据权利要求8或9所述的M0SFET晶体管的栅极的制造方法，其特征在于第一介质层与所述第三介质层的材料均为Si02。
11、根据权利要求7、 8或9所述的M0SFET晶体管的栅极的制造方法，其 特征在于所述致密介质层的材料为Si3N4。
12、根据权利要求7、 8或9所述的M0SFET晶体管的栅极的制造方法，其 特征在于所述MOSFET晶体管为沟槽型MOSFET晶体管或平面型MOSFET晶体 管。
全文摘要
本发明实施例公开了一种MOSFET晶体管的栅极及其制造方法，涉及半导体芯片工艺技术领域，解决了现有的MOSFET晶体管的栅极容易被击穿或产生漏电的技术问题。本发明实施例MOSFET晶体管的栅极，包括栅极介质层以及栅极本体，栅极介质层形成于半导体材料的外延层和阱上，栅极本体形成于栅极介质层上，栅极介质层包括形成于外延层和阱上的第一介质层以及在第一介质层上形成的致密介质层。本发明实施例MOSFET晶体管的栅极的制造方法，包括如下步骤在半导体材料的外延层和阱上形成第一介质层；在第一介质层上形成致密介质层；在致密介质层上形成栅极本体。本发明主要应用于晶体管等半导体器件中栅极的制造。
文档编号H01L29/78GK101281927SQ200810105970
公开日2008年10月8日 申请日期2008年5月6日 优先权日2008年5月6日
发明者方绍明, 林大野, 骆国泉 申请人:北大方正集团有限公司;深圳方正微电子有限公司