专利名称：集成电路及其静电放电防护方法
技术领域：
本发明涉及一种集成电路，特别是一种用于静电放电防护的集成电路。
背景技术：
目前使用横向扩散金属氧化物半导体(Laterally diffiised metal oxide semiconductor, LDMOS)制程所制造的集成电路，基本上是利用其本身驱动 器(driver)的大面积，而做静电放电(Electrostatic Discharge, ESD)防护， 一般而 言ESD的防护效果均不佳。因LDMOS元件的结构不易诱使寄生于LDMOS 的双极性接面晶体管路径(BJT path)动作。而且开放式漏极输入/输出(Open DrainIO)元件更是因为仅有单一路径到接地端，更是不容易做ESD防护。目 前大多数采用磊晶层(Epitaxial layer)加上N型埋层，来诱使寄生于LDMOS 的双极性接面晶体管路径动作，以提升ESD防护的层次。
图1为现有技术中的横向扩散金属氧化物半导体元件的静电放电的电流 走向示意图。请参阅图1，当漏极12与源极14之间的距离d值较小时，ESD 电流先走路径(l)，即横向的双极性路径(lateral bipolar path),再引发走路径 (2)，即垂直向的双极性路径(vertical bipolar path),此时ESD电流经过N型井 区16，流到N型埋层18，再经N型井区16，流到源极14;当d值较大时， 则ESD电流只走路径(l)，即横向的双极性路径。
由于磊晶圆非常昂贵，因此利用磊晶层加上N型埋层的解决方案，虽然 较仅仅利用驱动器具有大面积的方法，在ESD防护效果上改善许多，但仍有 成本太高的问题，因此有必i开发其它的技术解决方案，以同时具有优异的 ESD防护效果及较经济的制造技术。本发明提出崭新的概念与解决方法，能 有效解决上述问题，大幅降低生产成本。
发明内容
本发明的目的为提供一种集成电路，其包括第一横向扩散金属氧化物半导体晶体管，其具有第一深N型井区与受该第一深N型井区的第一掺杂浓度 影响的第一受控制路径；及第二横向扩散金属氧化物半导体晶体管，其具有 第二深N型井区与受该第二深N型井区的第二掺杂浓度影响的第二受控制路 径，其中该第二受控制路径并联于该第一受控制路径，该第一受控制路径与 该第二受控制路径具有相同的类型但具有不同的导通性质，且该类型为N型 与P型的其中之一。
根据上述，其中所述的第一深N型井区的第一掺杂浓度决定第一横向扩 散金属氧化物半导体晶体管的第一崩溃电压，所述的第二深N型井区的第二 掺杂浓度决定第二横向扩散金属氧化物半导体晶体管的第二崩溃电压，且该 第二崩溃电压小于第一崩溃电压。
根据上述，其中所述的第二横向扩散金属氧化物半导体晶体管具有一栅 极端与一源极端，且该栅极端与该源极端之间耦合一电阻器。
根据上述，其中所述的第二横向扩散金属氧化物半导体晶体管的漏极接 触至复晶硅栅极的距离大于所述的第一横向扩散金属氧化物半导体晶体管的 漏极接触至复晶硅栅极的距离。
根据上述，其中所述的第一深N型井区包覆第一受控制路径，且所述的 第二深N型井区包覆第二受控制路径。
本发明的另一目的为提供一种集成电路的静电放电防护方法，其中所述 的集成电路包括具有一第一深N型井区与第一受控制路径的第一横向扩散金 属氧化物半导体晶体管，且该第一深N型井区的第一掺杂浓度决定该第一横 向扩散金属氧化物半导体晶体管的第一崩溃电压，而该方法包括下列步骤 提供具有第二深N型井区与第二受控制路径的第二横向扩散金属氧化物半导 体晶体管，其中该第二深N型井区的第二掺杂浓度决定第二横向扩散金属氧 化物半导体晶体管的第二崩溃电压，该第一受控制路径与该第二受控制路径 具有相同的类型，而该类型为N型与P型的其中之一，且该第二崩溃电压小 于该第一崩溃电压；以及将第二受控制路径与第一受控制路径并联连接。
根据上述，其中所述的第二深N型井区的第二掺杂浓度高于第一深N型 井区的第一掺杂浓度；当该集成电路遭受高于预定电压的静电放电电压时， 该第二横向扩散金属氧化物半导体晶体管较该第一横向扩散金属氧化物半导 体晶体管先导通；且该第二横向扩散金属氧化物半导体晶体管防护第一横向扩散金属氧化物半导体晶体管，以防止第一横向扩散金属氧化物半导体晶体 管受所述的静电放电电压的损害。
根据上述，其中所述的第二横向扩散金属氧化物半导体晶体管具有一栅 极端与一源极端，且该方法更包括下列步骤耦合一电阻器于该栅极端与源 极端之间。
根据上述，其中所述的电阻器是一N型金属氧化物半导体晶体管，或由 若干个N型金属氧化物半导体晶体管串联构成。
根据上述，其中所述的电阻器是一P型金属氧化物半导体晶体管，或由 若干个P型金属氧化物半导体晶体管串联构成。
根据上述，其中所述的第一横向扩散金属氧化物半导体晶体管受配置为 一开放式漏极输入/输出元件。
根据上述，其中所述的静电放电防护方法更包括下列步骤使所述的第 二横向扩散金属氧化物半导体晶体管的漏极接触至复晶硅栅极的距离大于所 述的第一横向扩散金属氧化物半导体晶体管的漏极接触至复晶硅栅极的距 离。
根据上述，其中所述的第一横向扩散金属氧化物半导体晶体管与第二横 向扩散金属氧化物半导体晶体管不包括磊晶层或N型埋层。
根据上述，其中所述的静电放电防护方法更包括下列步骤使第一深N 型井区包覆第一受控制路径；及使第二深N型井区包覆第二受控制路径。
本发明的又一目的为提供一种集成电路，其包括第一横向扩散金属氧 化物半导体晶体管，其具有第一深N型井区与第一受控制路径，其中该第一 深N型井区的掺杂浓度决定该第一受控制路径的第一导通性质；及第二横向 扩散金属氧化物半导体晶体管，其具有并联于该第一受控制路径的第二受控 制路径，其中该第一导通性质不同于该第二受控制路径的第二导通性质，该 第一受控制路径与该第二受控制路径具有相同的类型，且该类型为N型与P 型的其中之一。
图1为背景技术中的横向扩散金属氧化物半导体元件的静电放电的电流 走向示意图；图2为本发明的实施例1的横向扩散N型金
放电的电流走向示意图3为本发明的实施例2的横向扩散P型金
放电的电流走向示意图4为本发明的实施例3的电路示意图； 图5为本发明的实施例4的电路示意图； 图6为本发明的实施例5的电路示意图； 图7为本发明的实施例6的电路示意图； 图8为本发明的实施例7的电路示意图9为本发明的实施例8的电路示意图。
标号说明
4、 5、 6、 7、 8、 9:电路 12、 22、 32:漏极 14、 24、 34:源极 16、 33、 80al、 80bl: N型井区 18: N型埋层 20: LDNMOS晶体管结构 21、 31:栅极
23、 40al、 40bl: N型漂移区 25、 35、 40a2、 40b2、 80a2、 80b2:深N型井区 27、 37: P型基底 30: LDPMOS晶体管结构 40、 50、 60、 70、 80:配合元件 40a、 80a:提供ESD防护的LDMOS元件 40b、 80b:被保护的LDMOS元件 42、 82:电阻器 52: NMOS元件 62: PMOS元件 72:串联的NMOS元件
属氧化物半导体元件的静电 属氧化物半导体元件的静电
8(1)、 (2)、 (al)、 (a2)、 (bl)、 (b2):电流路径
Da、 Db、 Dc、 Dd:漏极端
DTa、 DTb、 DTc、 DTd:掺杂浓度
Ga、 Gb、 Gc、 Gd:栅极端
PA1、 PA2:输入输出垫
Sa、 Sb、 Sc、 Sd:源极端
VBD1、 VBD2:崩溃电压
具体实施例方式
将通过下述的本发明较佳实施例并配合附图，进一步作详细说明。 实施例1
图2为本发明实施例1的横向扩散N型金属氧化物半导体元件的静电放 电的电流走向示意图。请参照图2，横向扩散N型金属氧化物半导体 (LDNMOS)晶体管结构20包括一栅极21 、 一漏极22、 一源极24、 一漏极22 与源极24之间的N型漂移区23 (N-drift)、 一深N型井区25 (N well)和一 P 型基底27。
深N型井区25包覆漂移区23，深N型井区25的掺杂浓度可影响N型 漂移区23的特性，例如导通性质。深N型井区的掺杂浓度决定LDNMOS 晶体管的崩溃电压VBD1，而崩溃电压VBD1决定N型漂移区23的导通性 质；当LDNMOS晶体管遭受高于预定电压的静电放电电压时，此导通性质 可使LDNMOS晶体管导通，以作为一放电路径。
当深N型井区的掺杂浓度较原来的高时，崩溃电压VBD1将降低；当深 N型井区的掺杂浓度较原来的低时，崩溃电压VBD1将升高。漏极22接触 至复晶硅栅极闸极21的距离的大小也可影响崩溃电压VBD1;当栅极21与 源极24之间另外耦合一电阻器(未在图中显示)时，将可进一步稳定崩溃电压 VBD1，其中电阻器的典型电阻值大小可选择约为lkQ。
在本实施例中，深N型井区25的掺杂浓度设计为比一般LDNMOS晶体 管的高，且漏极22接触至复晶硅栅极21的距离设计为比一般LDNMOS晶 体管的大，因此可在N型漂移区23诱发ESD的电流，除了走路径(al)外， 即由漏极22走横向的双极性路径至源极24，也走路径(a2)，即由漏极22经较靠底层的深N型井区25，流至源极24,因此本实施例能提供较佳的ESD 防护效果。
值得注意的是本实施例的LDNMOS晶体管结构20不包括磊晶层或N型 埋层。由于对深N型井区25进行较高浓度的掺杂，较采用磊晶层加上N型 埋层的解决方案，在制造成本上降低许多，所以可以节省资源，而又同时能 达到高效能。
实施例2
图3为本发明实施例2的横向扩散P型金属氧化物半导体元件的静电放 电的电流走向示意图。请参照图3 ，横向扩散P型金属氧化物半导体(LDPMOS) 晶体管结构30包括一栅极31、 一漏极32、 一源极34、 一漏极32与源极34 之间的N型井区33、 一N型井区36、 一深N型井区35和一P型基底37。
深N型井区35包覆N型井区33，深N型井区35的掺杂浓度可影响N 型井区33的特性，例如导通性质。深N型井区的掺杂浓度决定LDPMOS 晶体管的崩溃电压VBD2，而崩溃电压VBD2决定N型井区33的导通性质； 当LDPMOS晶体管遭受高于预定电压的静电放电电压时，此导通性质可使 LDPMOS晶体管导通，以作为一放电路径。
当深N型井区的掺杂浓度较原来的高时，崩溃电压VBD2将降低；当深 N型井区的掺杂浓度较原来的低时，崩溃电压VBD2将升高。漏极32接触 至复晶硅栅极31的距离的大小也可影响崩溃电压VBD2;当栅极31与源极 34之间另外耦合一电阻器(未在图中显示)时，将可进一步稳定崩溃电压 VBD2，其中电阻器的电阻值大小可选择约lkQ。
此时，深N型井区35的掺杂浓度设计为比一般LDPMOS的高，且比N 型井区33的掺杂浓度要高，因此可在N型井区33诱发ESD的电流，除了 走路径(bl)外，即由漏极32走横向的双极性路径，经N型井区33，流至源 极34，也走路径(b2)，即由漏极32经N型井区33、经下方的深N型井区35， 再经N型井区33，流至源极34，因此本实施例能提供较佳的ESD防护效果。
值得注意的是，本实施例的LDPMOS晶体管结构30不包括磊晶层或N 型埋层。与实施例l相同，本实施例能降低制造成本，节省资源，而又同时 能达到高效能。
10实施例3
图4为本发明实施例3的电路示意图。请参照图4，电路4包含一被保 护的横向扩散N型金属氧化物半导体(LDNMOS)元件40b与一配合元件40， 而配合元件40可包括一保护用横向扩散N型金属氧化物半导体(LDNMOS) 元件40a。
被保护的LDNMOS元件40b可包括一 LDNMOS晶体管，且具有一栅极 端Gb、 一漏极端Db、 一源极端Sb、 一N型受控制通道40bl、与一深N型 井区40b2。深N型井区40b2的掺杂浓度DTb影响N型受控制通道40bl ， 例如影响N型受控制通道40bl的导通性质。漏极端Db耦合于一输入输出 垫PA1，且源极端Sb耦合于一地参考电位VSS。
保护用的LDNMOS元件40a可包括一 LDNMOS晶体管，且具有一栅极 端Ga、 一漏极端Da、 一源极端Sa、 一 N型受控制通道40al、与一深N型 井区40a2。深N型井区40a2的掺杂浓度DTa影响N型受控制通道40al ，例 如，影响N型受控制通道40al的导通性质。漏极端Da耦合于输入输出垫 PA1，且源极端Sa耦合于地参考电位VSS，亦即N型受控制通道40al并联 于N型受控制通道40bl。
深N型井区40b2的掺杂浓度DTb决定被保护的LDNMOS元件40b的 第一崩溃电压，深N型井区40a2的掺杂浓度DTa决定保护用的LDNMOS 元件40a的第二崩溃电压，为了达到静电放电的防护效果，可控制掺杂浓度 DTb与掺杂浓度DTa之间的高低关系，使保护用的LDNMOS元件40a所具 有的第二崩溃电压小于被保护的LDNMOS元件40b所具有的第一崩溃电压。
深N型井区40b2可包覆N型受控制通道40bl ，深N型井区40a2可包 覆N型受控制通道40ah当N型受控制通道40bl与N型受控制通道40al 具有相同的结构特性时，可调整掺杂浓度DTa高于掺杂浓度DTb，以使第二 崩溃电压小于第一崩溃电压。举例而言，第二崩溃电压可为31V，且第一崩 溃电压可为35V。
在第二崩溃电压小于第一崩溃电压的元件特性的情况下，当防护电路4 遭受高于预定电压的静电放电电压时，保护用的LDNMOS元件40a较被保 护的LDNMOS元件40b先导通。如此，保护用的LDNMOS元件40a可防护被保护的LDNMOS元件40b ，以防止被保护的LDNMOS元件40b受静电放 电电压的损害。
为了使配合元件40的操作较为稳定，如图4所示，配合元件40可包括 保护用的LDNMOS元件40a与一电阻器42。电阻器42耦合于保护用的 LDNMOS元件40a的栅极端Ga与源极端Sa之间，其中电阻器22的典型电 阻值大小可选择约为im。
在本实施例中，被保护的LDNMOS元件40b可以为开放式漏极输入/输 出元件，提供ESD防护的LDNMOS元件40a的深N型井区40al的掺杂浓 度DTa大于被保护的LDNMOS元件40b的深N型井区40b 1的掺杂浓度DTb ， 且提供ESD防护的LDNMOS元件40a的漏极接触至复晶硅栅极的距离较被 保护的LDNMOS元件40b的漏极接触至复晶硅栅极的距离要大，例如加大 约3至5拜，所以可使提供ESD防护的LDNMOS元件40a的崩溃电压小于 被保护的LDNMOS元件40b的崩溃电压。当电路4遭受到高于预定电压的 ESD电压时，提供ESD防护的LDNMOS元件40a会先导通，因此可以防止 被保护的LDNMOS元件40b受到ESD电压的损害。
实施例4
图5为本发明实施例4的电路示意图。请参照图5，电路5与实施例3 中的电路4相似，主要不同之处在于电路4中的电阻器42被电路5中的 NMOS元件52所取代，而NMOS元件52的栅极连接至VDD端。
同实施例3所述的，本实施例中的配合元件50中的提供ESD防护的 LDNMOS元件40a的深N型井区的摻杂浓度大于被保护的LDNMOS元件 40b的深N型井区的掺杂浓度，且提供ESD防护的LDNMOS元件40a的漏 极接触至复晶硅栅极的距离较被保护的LDNMOS元件40b的漏极接触至复 晶硅栅极的距离要大，所以可使提供ESD防护的LDNMOS元件40a的崩溃 电压小于被保护的LDMOS元件40b的崩溃电压。当电路5遭受到高于预定 电压的ESD电压时，提供ESD防护的LDNMOS元件40a会先导通，因此可 以防止被保护的LDNMOS元件40b受到ESD电压的损害。
实施例5 1图6为本发明实施例5的电路示意图。请参照图6，电路6与实施例4 中的电路5相似，主要不同之处在于，电路5中的NMOS元件52被电路6 中的PMOS元件62所取代。
本实施例中的配合元件60可以防止被保护的LDNMOS元件40b受到 ESD电压的损害，原理如实施例4中所述，在此不再重述。
实施例6
图7为本发明实施例6的电路示意图。请参照图7，电路7与实施例4 中的电路5相似，主要不同之处在于，电路5中的配合元件50仅包含一个 NMOS元件52，而电路7中的配合元件70则包含串联的2个NMOS元件组 72。
同样地，本实施例中的配合元件70可以防止被保护的LDNMOS元件40b 受到ESD电压的损害，原理如上述，在此不再重述。
当然，依本发明的精神，串联的2个NMOS元件组72也可改为串联更 多NMOS元件，或者也可改为串联多个PMOS元件。
实施例7
图8为本发明实施例7的电路示意图。请参照图8，电路8包含一横向 扩散P型金属氧化物半导体(LDPMOS)元件80b与一配合元件80，而配合元 件80可包括一横向扩散P型金属氧化物半导体(LDPMOS)元件80a。
LDPMOS元件80b可包括一 LDPMOS晶体管，且具有一栅极端Gd、 一 漏极端Dd、 一源极端Sd、 一N型井区80bl、与一深N型井区80b2。深N 型井区80b2的掺杂浓度DTd影响N型井区80bl ，例如影响N型井区80bl 的导通性质。漏极端Dd耦合于一输入输出垫PA2，且源极端Sd耦合于一电 源参考电位VDD。
LDPMOS元件80a可包括一 LDPMOS晶体管，且具有一栅极端Gc、 一 漏极端Dc、 一源极端Sc、 一N型井区80al、与一深N型井区80a2。深N 型井区80a2的掺杂浓度DTc影响N型井区80al，例如影响N型井区80al 的导通性质。漏极端Dc耦合于输入输出垫PA2，且源极端Sc耦合于电源参 考电位VSS，亦即N型井区80al并联于N型井区80bl。通过控制掺杂浓度DTd与掺杂浓度DTc，可使N型井区80bl与N型井区80al具有不同的导通 性质。
深N型井区80b2的掺杂浓度DTd决定LDPMOS元件80b的第一崩溃 电压，深N型井区80a2的掺杂浓度DTc决定LDPMOS元件80a的第二崩溃 电压，为了达到具有差异的导通性质，可控制掺杂浓度DTd与掺杂浓度DTc 之间的高低关系，使LDPMOS元件80a所具有的第二崩溃电压小于LDPMOS 元件80b所具有的第一崩溃电压。
深N型井区80b2可包覆N型井区80bl ，深N型井区80a2可包覆N型 井区80al;当N型井区80bl与N型井区80al具有相同的结构特性时，可 调整掺杂浓度DTc高于掺杂浓度DTd，以使第二崩溃电压小于第一崩溃电压。 举例而言，第二崩溃电压可为31V，且第一崩溃电压可为35V。
在第二崩溃电压小于第一崩溃电压的元件特性的情况下，当电路8遭受 高于预定电压的静电放电电压时，LDPMOS元件80a比LDPMOS元件80b 先导通。如此，LDPMOS元件80a可防护LDPMOS元件80b，以防止LDPMOS 元件80b受静电放电电压的损害。
为了使配合元件80的操作较为稳定，如图8所示，配合元件80可包括 LDPMOS元件80a与一电阻器82。电阻器82耦合于LDPMOS元件80a的栅 极端Gc与源极端Sc之间，其中电阻器82的典型电阻值大小可选择约为lkQ。 电阻器82所具有的电阻值亦可利用其它的元件来替代，例如NMOS晶体管、 PMOS晶体管或其元件的结合。
在本实施例中，LDPMOS元件80b可为开放式漏极输入/输出元件， LDPMOS元件80a的漏极接触至复晶硅栅极的距离较LDPMOS元件80b的 漏极接触至复晶硅栅极的距离要大，例如加大约3至5^m，可进一步调整第 二崩溃电压与第一崩溃电压之间的关系，以使LDPMOS元件80a的崩溃电压 小于LDPMOS元件80b的崩溃电压。
实施例8
图9为本发明实施例8的电路示意图。图9所显示的电路9为图4的电 路4的变形。请参照图9，电路9包含一 LDNMOS元件40b与LDNMOS元 件40a。LDNMOS元件40b可包括一 LDNMOS晶体管，且具有一栅极端Gb、 一漏极端Db、 一源极端Sb与一 N型漂移区40bl 。漏极端Db耦合于一输入 输出垫PA1，且源极端Sb耦合于一地参考电位VSS。
LDNMOS元件40a可包括一 LDNMOS晶体管，且具有一栅极端Ga、 一漏极端Da、 一源极端Sa、 一 N型漂移区40al 、与一深N型井区40a2。深 N型井区40a2的掺杂浓度DTa决定N型漂移区40al的导通性质。漏极端 Da耦合于输入输出垫PAl，且源极端Sa耦合于地参考电位VSS，亦即N型 漂移区40al并联于N型漂移区40bl 。通过控制掺杂浓度DTa，可使N型漂 移区40bl与N型漂移区40al具有不同的导通性质。
LDNMOS元件40b具有第二崩溃电压，深N型井区40a2的掺杂浓度 DTa决定LDNMOS元件40a的第二崩溃电压，为了达到具有差异的导通性 质，可控制掺杂浓度DTa，使LDNMOS元件40b所具有的第二崩溃电压小 于LDNMOS元件40a所具有的第一崩溃电压。
在第二崩溃电压小于第一崩溃电压的元件特性(例如栅极端Ga加上适 当的偏压，或栅极端Ga与源极端Sb之间耦合一电阻器)的情况下，当电路9 遭受高于预定电压的静电放电电压时，LDNMOS元件40a较LDNMOS元件 40b先导通。如此，LDNMOS元件40a可防护LDNMOS元件40b，以防止 LDNMOS元件40b受静电放电电压的损害。
图9中的电路9可轻易地转换为两个LDPMOS元件并联情况的电路， 此处省略叙述。
综上所述，本发明提供一种具有静电放电防护功能的电路及其方法，利 用提高在深N型井区的掺杂浓度，及增加漏极接触至复晶硅栅极的距离，来 达成极佳的ESD防护功能，同时由于不使用磊晶层及N型埋层，所以可以 较现有技术显著地降低生产成本。
本发明由本领域技术人员所作的任何变动和修改均属于修饰，并不脱离 本发明的申请保护范围。
权利要求
1. 一种集成电路，其特征在于，包含一第一横向扩散金属氧化物半导体晶体管，具有一第一深N型井区与受该第一深N型井区的第一掺杂浓度影响的一第一受控制路径；及一第二横向扩散金属氧化物半导体晶体管，具有一第二深N型井区与受该第二深N型井区的第二掺杂浓度影响的一第二受控制路径，其中该第二受控制路径并联于该第一受控制路径，该第一受控制路径与该第二受控制路径具有相同的类型但具有不同的导通性质，且该类型为N型与P型的其中之一。
2. 如权利要求1所述的集成电路，其特征在于，所述的第一深N型井区的 第一掺杂浓度决定该第一横向扩散金属氧化物半导体晶体管的第一崩溃 电压，该第二深N型井区的第二掺杂浓度决定该第二横向扩散金属氧化 物半导体晶体管的第二崩溃电压，且该第二崩溃电压小于该第一崩溃电压。
3. 如权利要求2所述的集成电路，其特征在于，其中所述的第二深N型井区的第二掺杂浓度高于所述的第一深N型井区 的第一掺杂浓度；当所述的集成电路遭受高于预定电压的静电放电电压时，该第二横向 扩散金属氧化物半导体晶体管较第一横向扩散金属氧化物半导体晶体管 先导通；及所述的第二横向扩散金属氧化物半导体晶体管防护第一横向扩散金 属氧化物半导体晶体管，以防止第一横向扩散金属氧化物半导体晶体管受 所述的静电放电电压的损害。
4. 如权利要求2所述的集成电路，其特征在于，所述的第二横向扩散金属氧 化物半导体晶体管具有一栅极端与一源极端，且该栅极端与该源极端之间 耦合一电阻器，其中所述的电阻器是一N型金属氧化物半导体晶体管，或由若干个N型金属氧化物半导体晶体管串联构成；或所述的电阻器是一 P型金属氧化物半导体晶体管，或由若干个P型 金属氧化物半导体晶体管串联构成。
5. 如权利要求2所述的集成电路，其特征在于，其中所述的第一横向扩散金属氧化物半导体晶体管受配置为一开放式漏 极输入/输出元件；及/或所述的第二横向扩散金属氧化物半导体晶体管的漏极接触至复晶硅 栅极的距离大于所述的第一横向扩散金属氧化物半导体晶体管的漏极接 触至复晶硅栅极的距离。
6. 如权利要求1所述的集成电路，其特征在于，其中-所述的第一横向扩散金属氧化物半导体晶体管与第二横向扩散金属 氧化物半导体晶体管不包括一磊晶层或一N型埋层；及/或所述的第一深N型井区包覆第一受控制路径，且该第二深N型井区 包覆第二受控制路径。
7. —种集成电路的静电放电防护方法，其特征在于，所述的集成电路包括具 有一第一深N型井区与一第一受控制路径的一第一横向扩散金属氧化物 半导体晶体管，且该第一深N型井区的第一掺杂浓度决定该第一横向扩 散金属氧化物半导体晶体管的第一崩溃电压，而该方法包括下列步骤提供具有一第二深N型井区与一第二受控制路径的一第二横向扩散 金属氧化物半导体晶体管，其中该第二深N型井区的第二掺杂浓度决定 该第二横向扩散金属氧化物半导体晶体管的第二崩溃电压，该第一受控制 路径与该第二受控制路径具有相同的类型，而该类型为N型与P型的其 中之一，且该第二崩溃电压小于第一崩溃电压；及将所述的第二受控制路径与第一受控制路径并联连接。
8. 如权利要求7所述的集成电路的静电放电防护方法，其特征在于，其中所述的第二深N型井区的第二掺杂浓度高于第一深N型井区的第一掺杂浓度；当所述的集成电路遭受高于预定电压的静电放电电压时，该第二横向 扩散金属氧化物半导体晶体管较第一横向扩散金属氧化物半导体晶体管 先导通；及所述的第二横向扩散金属氧化物半导体晶体管防护该第一横向扩散 金属氧化物半导体晶体管，以防止第一横向扩散金属氧化物半导体晶体管 受所述的静电放电电压的损害。
9. 如权利要求7所述的集成电路的静电放电防护方法，其特征在于，所述的 第二横向扩散金属氧化物半导体晶体管具有一栅极端与一源极端，且所述 的方法更包括下列步骤耦合一电阻器于所述的栅极端与源极端之间。
10. 如权利要求7所述的集成电路的静电放电防护方法，其特征在于，更包括 下列步骤:使所述的第二横向扩散金属氧化物半导体晶体管的漏极接触至 复晶硅栅极的距离大于所述的第一横向扩散金属氧化物半导体晶体管的 漏极接触至复晶硅栅极的距离。
11. 如权利要求7所述的集成电路的静电放电防护方法，其特征在于，更包括 下列步骤使所述的第一深N型井区包覆第一受控制路径；及使所述的第二深N型井区包覆第二受控制路径。
12. —种集成电路，其特征在于，包括一第一横向扩散金属氧化物半导体晶体管，具有一第一深N型井区 与一第一受控制路径，其中该第一深N型井区的掺杂浓度决定该第一受 控制路径的第一导通性质；及一第二横向扩散金属氧化物半导体晶体管，具有并联于所述的第一受 控制路径的一第二受控制路径，其中该第一导通性质不同于第二受控制路 径的第二导通性质，该第一受控制路径与该第二受控制路径具有相同的类 型，且该类型为N型与P型的其中之一。
全文摘要
本发明涉及一种集成电路，其包括第一横向扩散金属氧化物半导体晶体管，其具有第一深N型井区与受该第一深N型井区的第一掺杂浓度影响的第一受控制路径；及第二横向扩散金属氧化物半导体晶体管，其具有第二深N型井区与受该第二深N型井区的第二掺杂浓度影响的第二受控制路径，其中该第二受控制路径并联于该第一受控制路径，该第一受控制路径与该第二受控制路径具有相同的类型但具有不同的导通性质，且该类型为N型与P型的其中之一。
文档编号H01L27/085GK101546769SQ20081008701
公开日2009年9月30日 申请日期2008年3月28日 优先权日2008年3月28日
发明者张藤宝, 邓志辉 申请人:盛群半导体股份有限公司