专利名称：半导体存储器件的制造方法
技术领域：
本发明涉及半导体存储器件的制造方法，特别是涉及可以应用于半 导体非易失性存储器的半导体存储器件的制造方法。
背景技术：
现在，半导体非易失性存储器，因为其存储信息的保持不需要电力， 所以可被作为移动电话机等低电力设备的存储器使用。
其中之一，人们提出了以夹入栅极电极的方式设置了电荷蓄积层的 半导体非易失性存储器的方案(例如，参照专利文献l)。这样的半导体
非易失性存储器，通过使电子蓄积于电荷蓄积层，而起到存储器的作用。 即，具有利用电荷蓄积层中电子的有无，使存储器(晶体管)的电流量
变化，作为"o"、 "r数据读取的存储器的作用。
另一方面，近年来，半导体存储器件中，所使用的元件的微型化显 著，半导体器件也表现出同样的趋势。例如，人们提出了一种作为三维
构造mis型半导体存储器件之一的鳍式场效应晶体管的方案(例如，
参照专利文献2),其是在凸部薄膜Si层(栅栏)和栅极电极的侧墙形
成了侧墙绝缘膜的构造。
专利文献l:日本国特开2006-24680 ^i^艮 专利文献2:日本国特开2002- 118255公报
但是，在鳍式场效应晶体管的鳍片(栅栏)上形成侧墙时，在对形 成于鳍片的源极及漏极区域注入(implant)杂质时，残留的侧墙会成 为掩模，从而杂质不能注入到规定的位置。
另外，如果不形成侧墙，则栅极尺寸将会因具有电荷蓄积层的半导 体非易失性存储器的微型化而缩小，栅极电极宽度也将变小。于是，沟 道长度变短，而发生短沟道效应，即使关闭栅极，在源极区域和漏极区 域之间也会流过漏电流(以下，简单地称为"击穿，，)。
发明内容
本发明就是鉴于上述问题而做出的，以达成以下目的为课题。
即、本发明的目的在于提供一种可靠性优良的半导体存储器件的制 造方法。
本发明的发明者经努力研究，发现通过使用下述的半导体存储器件 的制造方法可以解决上述问题，达成上述目的。
即，技术方案一提供一种半导体存储器件的制造方法，该半导体存储 器件具有半导体基板、元件隔离区域、栅极电极和电荷蓄积层，该半导体
存储器件的制造方法，包括元件隔离区域形成工序，在具有凹凸部的上
述半导体基&的凹部形成上述元件隔离区域；^t极电极材料形成工序，以
覆盖具有凹凸部的上述半导体基板的凸部和上述元件隔离区域的方式形
成由栅极电极材料构成的层；栅极电极形成工序，形成掩模，使得从上述 凸部的上表面到在由上述栅极电极材料构成的层的表面形成的掩模的表 面的高度，比从上述元件隔离区域的表面到上述凸部的上表面的高度高， 并对由上述栅极电极材料构成的层进行图案化而形成栅极电极；电荷蓄积 层形成工序，在与具有凹凸部的上述半导体141的凸部接触的上述栅极电 极的侧面的至少一方形成电荷蓄积层；以及侧墙形成工序，在上述电荷蓄 积层的至少一部分上形成侧墙。
根据技术方案一所述的半导体存储器件的制造方法，因为从上述凸 部(以下，简单地称为"有源区域")的上表面到上述掩模的表面的高 度，比从上述元件隔离区域的表面到有源区域的上表面的高度(以下简 单地称为"有源区域的高度")高，所以在利用各向异性蚀刻形成侧墙 时，仅在栅极电极的侧面残留侧墙，而不会在有源区域的侧面残留侧墙。 因此，在形成源极及漏极时所进行的注入工序中，可以对有源区域充分 地掺杂P、 B等杂质，因此可以制造可靠性高的半导体存储器件。通过 使用在这样的有源区域的侧面不残留侧墙的制造方法，可以高精度地制 造进一步小型化了的半导体存储器件。
技术方案二所述的半导体存储器件的制造方法的特征在于，将由上 述栅极电极材料构成的层形成为从上述凸部的上表面到由上述栅极电 极材料构成的层的表面的高度，比从上述元件隔离区域的表面到上述凸部的上表面的高度高。
根据技术方案二所述的半导体存储器件的制造方法，除了可以获得 技术方案一的效果之外，因为从上述凸部的上表面到由上述栅极电极材 料构成的层的表面的高度(以下，筒单地称为"栅极电极的高度")，比 有源区域的高度高，所以不管上述掩模的高度如何，都不会在有源区域 的侧面残留侧墙，而仅在栅极电极的侧面残留侧墙。因此，掩模的高度， 为形成栅极电极时的光刻及蚀刻工序所需的最小限度的膜厚便足够了， 因而可以缩短制造时间。
技术方案三所述的半导体存储器件的制造方法的特征在于，上述凸
部具备沟道形成区域、以夹着上述沟道形成区域的方式设置的延伸形 成区域、以夹着上述沟道形成区域和上述延伸形成区域的方式设置的源 极及漏极形成区域，上述栅极电极形成工序是在上述沟道形成区域形成 栅极电极的工序，上述侧墙形成工序包括在形成了上述电荷蓄积层的 上述半导体基板上形成侧墙材料的工序和通过对上述侧墙材料和上述 电荷蓄积层实施各向异性蚀刻，使上述凸部的上述源极及漏极区域露出 的工序。
根据技术方案三所述的半导体存储器件的制造方法，除了可以获得 技术方案一和技术方案二的效果之外，由于可以同时对侧墙材料和电荷 蓄积层进行蚀刻，因此可以缩短制造时间。
技术方案四所述的半导体存储器件的制造方法的特征在于，在上述 栅极电极形成工序和上述电荷蓄积层形成工序之间，具有在上述延伸形 成区域形成延伸区域的工序；在上述侧墙形成工序之后，具有在上述源 极及漏极形成区域形成源极及漏极区域的工序。
根据技术方案四所述的半导体存储器件的制造方法，除了可以获得 技术方案一至技术方案三的效果之外，由于可以使源极区域和漏极区域 之间的距离最佳化，将栅极电极长度设定为规定长度，因此可以制造抑 制了击穿的、可靠性高的半导体存储器件。
根据本发明，可以提供一种可靠性优良的半导体存储器件的制造方法。
图l是表示本发明实施方式的半导体存储器件的制造方法中的、在 具有凹凸部的半导体基板的凹部形成元件隔离区域的元件隔离区域形
成工序的剖-阮立体图。
图2是表示本发明实施方式的半导体存储器件的制造方法中的、形 成有源区域和元件隔离区域的元件隔离区域形成工序的剖视立体图。
图3是表示本发明实施方式的半导体存储器件的制造方法中的、以
材料层形成工序的剖视立体图。
图4是表示本发明实施方式的半导体存储器件的制造方法中的、对 由栅极电极材料构成的层进行图案化而形成栅极电极的栅极电极形成 工序的剖视立体图。
图5 (A)是表示本发明实施方式的半导体存储器件的制造方法中 的、L2的高度和SW残膜之间的关系的相关图，(B)是由本发明的制 造方法制造的半导体存储器件的剖视立体图。
图6是表示本发明实施方式的半导体存储器件的制造方法中的、在 栅极电极的侧壁部的至少一方形成电荷蓄积层的电荷蓄积层形成工序 的剖-见立体图。
图7是表示本发明实施方式的半导体存储器件的制造方法中的、在 电荷蓄积层的至少一部分上形成侧墙的侧墙形成工序的剖视立体图。
图8是表示本发明实施方式的半导体存储器件的制造方法中的、在 电荷蓄积层的至少一部分上形成侧墙的侧墙形成工序的剖视立体图。
图9是从由本发明的制造方法制造的半导体存储器件的上面观察到 的图。
图IO是本发明的实施方式中的半导体存储器件的立体图。 图11是图10中的A-A剖视图和B-B剖视图。 图中符号说明IO-具有凹凸部的半导体基板，12-元件隔离区域，14-栅极电极， 16-电荷蓄积层，18-有源区域，20-漏极电流，26-顶部氧化膜，28 -氮化硅膜，30-底部氧化膜，34 -侧墙(side wall )， 36-由栅极电极 材料构成的层，48-沟道区域，50、 52-延伸区域，54-源极区域，56 -漏极区域，58-栅极绝缘膜，100-半导体存储器件。
具体实施例方式
以下，根据附图对用于实施本发明的半导体存储器件的制造方法的 最佳方式进行说明。另外，有时省略重复的说明。
<半导体存储器件的制造方法>
本发明的半导体存储器件的制造方法，是具有半导体勤良、元件隔离 区域、栅极电极和电荷蓄积层的半导体存储器件的制造方法，该半导M 储器件的制造方法，包括元件隔离区域形成工序，在具有凹凸部的上述 半导体基板的凹部形成上述元件隔离区域；栅极电极材料形成工序，以覆 盖具有凹凸部的上述半导体基板的凸部和上述元件隔离区域的方式形成 由栅极电极材料构成的层；栅极电极形成工序，形成掩模，使得从上述凸 部的上表面到在由上述栅极电极材料构成的层的表面形成的掩模的表面 的高度，比从上述元件隔离区域的表面到上述凸部的上表面的高度高，并 对由上述栅极电极材料构成的层进行图案化而形成栅极电极；电荷蓄积层 形成工序，在与具有凹凸部的上述半导体基敗的凸部接触的上述栅极电极 的侧面的至少一方形成电荷蓄积层；以及侧墙形成工序，在上述电荷蓄积 层的至少一部分上形成侧墙。
作为优选的方式，将由上述栅极电极材料构成的层形成为从上述 凸部的上表面到由上述栅极电极材料构成的层的表面的高度，比从上述 元件隔离区域的表面到上述凸部的上表面的高度高。
以下，根据从图10所示的本发明的半导体存储器件100的A-A 剖面侧观察到的图1~图8对各个工序进行说明。
本发明中具有凹凸部的半导体Ml0，具有用于形成后述的有源区域 18的凸部。另外，对半导体基敗10进行了蚀刻后，使用灰化(ashing) 和湿式(wet)处理等对半导体基板IO的凹部的底部进行清洗，并且通过 RIE除去受到损伤的部分。由此，半导体14110的表面，露出损伤少的 表面。然后，在凹部形成后述的元件隔离区域12。另外，在形成后述的元 件隔离区域12之前，在具有凹凸部的半导体基板10的凸部表面预先形成 栅极绝缘膜(图中未示出)。
具有凹凸部的半导体基敗10的凸部，具备后述的沟道形成区域；以 夹着该沟道形成区域的方式设置的后述的延伸形成区域；以夹着该沟道形 成区域和该延伸形成区域的方式设置的后述的源极及漏极形成区域。
作为具有凹凸部的半导体g10，可以使用SOI基tl(在Si基板和 表面Si层之间插入了 Si02的构造的基板)或Si基&。基&的杂质浓度例 如为5><1015/ 113左右，其主面的晶向例如为(100)。
对于本发明的元件隔离区域12，在本工序中，使用CVD法填充凹部， 淀积到与有源区域18的至少上表面处于同一平面的高度。具体地说，使用 CVD法淀积TEOS-Si02。然后，使用CMP法(Chemical Mechanical Polishing)法等对TEOS - Si02层进行平坦化，使其与半导体基板10的凸 部上表面处于同一平面。
作为元件隔离区域12，如果是具有绝缘性，则没有特别的限制，但是, 除了可以使用Si02等之外，还可以列举出将TEOS用作反应气体而形成的 TEOS - Si02、使用了 TEOS - 03CVD法的TEOS - 03 - Si02、使用HDP (HighDensity Plasma) CVD法而形成的HDP - Si02等。
然后，如图2所示，例如通过4吏用RIE法回刻(etch back) TEOS-Si02层，在半导体基tl 10的凹部形成具有例如500nm膜厚的元件隔离区 域12，也可以同时形成有源区域18。
栅极绝缘膜
在本发明中，在形成元件隔离区域12之前，在露出的半导体基板 IO的表面预先形成了栅极绝缘膜(图中未示出)。
栅极绝缘膜是通过对露出的半导体基板10使用自由基氧化法而形 成的，例如是膜厚10nm以下的Si02膜。该自由基氧化法，利用其具有 在规定的温度下仅能形成规定的Si02膜的特征，可以在半导体基板10 的表面，形成无膜厚偏差的均匀的栅极绝缘膜。
除了自由基氧化法之外，例如也可以使用作为氧氮化物 (Oxynitride)膜的SiON膜。SiON膜可以通过形成通常的热氧化膜， 进而对其表面用包含氮的气体进行氮化而形成。
另外，作为栅极绝缘膜，并不局限于SK)2膜、SiON膜，也可以使 用Ta205 (氧化钽)、Ah03膜、La203膜、Hf02膜、Zr02膜等所谓的高 介电常数绝缘膜(High-K膜)。
本发明的半导体存储器件的制造方法包括栅极电极材料形成工序， 在该栅极电极材料形成工序中，以覆盖具有凹凸部的半导体基板的凸部 和上述元件隔离区域的方式形成由栅极电极材料构成的层。
在本发明的半导体存储器件的制造方法中，为了对后述的栅极电极 进行图案化，而在由栅极电极材料构成的层36的表面上形成掩模材料 (图中未示出)。
在图3中，在形成了栅极绝缘膜(图中未示出)之后，形成由栅极 电极材料构成的层36，使得由栅极电极材料构成的层36的高度L2和 为了形成栅极电极而在由栅极电极材料构成的层36的表面形成的掩模 (图中未示出)的膜厚的合计高度，比有源区域18的高度L1高。
另外，作为优选方式，最好将由上述栅极电极材料构成的层形成为 从上述凸部的上表面到由上述栅极电极材料构成的层的表面的高度，比 从上述元件隔离区域的表面到上述凸部的上表面的高度高。即，在图3中，列举了以由栅极电极材料构成的层36的高度L2比有源区域18的 高度L1高的方式形成由栅极电极材料构成的层36的情况。由此，不需 要使上述掩模(图中未示出)的膜厚为规定厚度以上，可以缩短工序时 间。
另外，本发明的半导体存储器件的制造方法，在上述栅极电极形成 工序之后，与后述的电荷蓄积层形成工序之间，具有在延伸(extension ) 形成区域形成延伸区域的工序。
具体地"i兌，也可以在形成栅极电极14之后，在有源区域18中的未 被栅极电极14覆盖的区域，通过公知的注入技术注入杂质，形成图11 (A)所示的延伸区域50和52,以抑制由于短沟道效应而引起的击穿。 优选由该延伸区域50和52、后述的源极及漏极区域54和56，形成由 低杂质浓度扩散层和高杂质浓度扩散层构成的延伸构造。在掺杂该杂质 之前，为了緩和栅极电极14的侧壁和底部角部的电解集中，例如也可 以使用自由基氧化法或低温RTO法等进行氧化，形成氧化膜(图中未 示出)。
作为上述杂质，例如可以列举出P、 As、 B等。[电荷蓄积层形成工序
本发明的半导体存储器件的制造方法包括电荷蓄积层形成工序，在 该电荷蓄积层形成工序中，在与具有上述凹凸部的半导体基板的凸部接 触的上述栅极电极的侧面的至少一方形成电荷蓄积层。
如图6所示，电荷蓄积层16,形成在栅极电极14、有源区域18的 侧面部、有源区域18的上表面和元件隔离区域12的表面上。
电荷蓄积区域16是由层叠构造(ONO: Oxide Nitride Oxide)构 成的，该层叠构造是利用公知的技术如下这样形成的首先形成由例如 SiO2构成的底部氧化膜30,然后在底部氧化膜30的表面形成由例如SiN 构成的氮化硅膜28，之后，在氮化硅膜28的表面上形成由例如Si02 构成的顶部氧化膜26。
为了使电荷蓄积层16的膜厚为可容易地实现电荷的读取判断的膜 厚，优选使底部氧化膜30的膜厚为0.0065nm以上，顶部氧化膜26为 0.0065,。
另外，底部氧化膜30利用公知的氧化技术形成膜，氮化硅膜28利 用CVD形成膜，顶部氧化膜26可以通过氧化或CVD来形成。
本发明中的电荷蓄积层形成工序，优选在形成了栅极电极14之后进 行。由本发明的半导体存储器件的制造方法制造的半导体存储器件，是 在栅极电极14的侧面，且是在与具有凹凸部的半导体基板10的凸部接 触的面设置电荷蓄积层16，所以从制造角度出发，优选在形成栅极电极 14之后i殳置电荷蓄积层16。
[侧墙形成工序
本发明的半导体存储器件的制造方法包括在上述电荷蓄积层的至 少一部分上形成侧墙的侧墙形成工序。另外，侧墙形成工序包括在形 成了上述电荷蓄积层的上述半导体基板上，形成侧墙材料的工序；以及 对上述侧墙材料和上述电荷蓄积层实施各向异性蚀刻，由此露出上述凸 部的上述源极及漏极区域的工序。
如图7所示，在电荷蓄积层16的至少一部分上形成侧墙34。对于侧墙34，首先，在淀积了侧墙材料后，通过蚀刻在栅极电极 14和半导体基板10的凹部残留侧墙。然后，通过各向异性蚀刻(RIE), 同时去除上述侧墙材料和在上述半导体基板10的凸部和元件隔离区域 上形成的电荷蓄积层，由此如图8所示，形成侧墙34。
这里，侧墙34的高度，为(L2 +上述掩模(图中未示出)的膜厚) -L1。在图8中，为从减去上述掩模(图中未示出)的高度后的L2的 高度，再减去有源区域18的高度L1后的高度。这些关系与图5所示的 关系一样。
另外，在对侧墙34进行蚀刻时，在有源区域18的侧壁部、上表面 部和栅极电极14的上表面部所形成的电荷蓄积层也被蚀刻，电荷蓄积 层16仅形成在栅极电极14的侧壁部。
侧墙34的材质，例如可以列举出二氧化硅、氮化硅、多晶硅。
[源极及漏极区域形成工序
本发明的半导体存储器件的制造方法，包括在上述侧墙形成工序之 后，在上述源极及漏极形成区域形成源极及漏极区域的工序。
如图ll所示，在形成上述侧墙34之后，将栅极电极14、栅极电极 14上的掩模(图中未示出)和侧墙34用作掩模，例如，以加速电压 40KeV、剂量4xl0力cm2左右的条件，将P离子注入到有源区域18中， 形成源极区域54和漏极区域56。另外，注入的离子并不局限于P,也 可以使用As、 B等。
源极及漏极区域的深度，可以根据离子注入后的热活性化或热处理 条件进行控制。
经过这样的工序制造的半导体存储器件，如图9所示，不会发生栅极 电极14间的蚀刻残留，可以稳定地形成图11所示的源极区域54和漏极区 域56 ，因此可以提供可靠性优良的半导体存储器件的制造方法。
<半导体存储器件>
图11表示了根据本发明的半导体存储器件的制造方法制造的本发明 的半导^储器件的剖视图。另外，图ll(A)是图10中的A-A剖视图，图11 (B)是图10中的B-B剖视图。
本发明的半导体存储器件100具备具有凹凸部的半导体glO;覆 盖具有上述凹凸部的半导体基fe!10的凸部的至少两个侧面的栅极电极14; 覆盖上述栅极电极14的至少两个侧面的电荷蓄积层16;以覆盖上述电荷 蓄积层16的至少一部分的方式形成的侧墙34。进一步，在图11(A)的A -A的剖视图中，其特征在于，具有沟道区域48，其形成在具有上述凹 凸部的半导体基仗10的凸部中的、由栅极电极14覆盖的区域；源极区域 54和漏极区域56，其以夹着沟道区域48的方式，形成在具有凹凸部的半 导体基板10的凸部中；延伸区域50、 52，其形成在具有上述凹凸部的半 导体基板10的凸部中的沟道区域48和源极区域54之间、以及沟道区域 48和漏极区域56之间的至少一方中；栅极绝缘膜58，其形成在沟道区域 48和栅极电极14之间。
以下，说明本发明的半导体存储器件的信息记录方法。
在图10所示的半导体存储器件100中，通过使电荷蓄积在电荷蓄积层 16的氮化珪膜28中(trap:捕获)，或将所蓄积的电荷从电荷蓄积层16 的氮化硅膜28中抽出(或者注入具有与所捕获的电荷相及Jl性的电荷)， 利用电荷蓄积层16中电荷的有无、电荷量和极性(正负)，调制图11 (A) 所示的延伸区域50和52，因此，使图11 (A)所示的源极区域54和漏极 区域56之间流过的漏极电流20发生变化。
具体地说，在图11中，例如，在电荷蓄积层16中注入电荷，使电荷 蓄积时，因为图11所示的^/(申区域50和52的电阻上升，所以电流减少， 另一方面，不在电荷蓄积层16中蓄积电荷时，因为延zf申区域50和52的电 阻值低，所以可以充分地流过漏极电流20。读取该漏极电流20减少了的 状态和电流流过的状态，使之与逻辑值"0"或"1"对应，由此可以记录、 读出l位的信息。该电荷蓄积层16因为存在两个，所以可以记录、读出两 位的信息。
另外，电荷向源极区域54侧的电荷蓄积层16的蓄积，可通过对源极 区域54、和栅极电极14施加正电压，使漏极区域56为接地电压来进行。 另一方面，电荷向漏极区域56的电荷蓄积层16的蓄积，可通过对漏极区 域56和栅极电极14施加正电压，使源极区域54为接地电压来进行。
这样，在进行记录、读出时，可通过读取源极区域54-漏极区域56之 间流过的漏极电流20的电流值来进行，在本实施方式中，形成了沟道区域48、源极区域54和漏极区域56的有源区域18是以突出的方式形成的，即 使沿着基板面方向的宽度因微型化而减少，由于其在高度方向(沿着与基 板面垂直的方向的长度)具有广度，故而也可以流过漏极电流20。即在高 度方向确保了沟道宽度。
进而，在源极区域54、漏极区域56间流过的漏极电流20,可以根据 有源区域18的高度进行控制，将有源区域18的高度设计得较高，可以充 分确保漏极电流20的最大值。例如，通过控制蓄积在后述的电荷蓄积层 16中的电荷量，即使分级控制漏极电流20，也可以充分确保漏极电流20 的各级的差值，从而可以容易地实现读取判断，并且通过使之对应于三个 以上的逻辑值(例如，"0"、 'T，、或"2")，可以记录、读出多位的信息。
具体地"i兌，例如，利用以第一电荷量蓄积了电荷的第一状态、以比第 一电荷量低的第二电荷量蓄积了电荷的第二状态、没有蓄积电荷的第三状 态这三个状态控制电荷蓄积层16的电荷量。根据该控制，流过源极区域 54和漏极区域56间的漏极电流20的电流值，以电流减少了的第一状态、 电流比第一状态流过得多的第二状态、电流比第一状态和第二状态流过得 多的第三状态这三个状态变化。通过读取该电流值的变化，可以读取上述 位信息。
另外，在本实施方式中，对于单一元件(半导体非易失性存储单元) 的方式进行了说明，但是并不局限于此，通常可以使之阵列化来加以应用。 在本实施方式中，使一个元件(电荷蓄积性存储单元)可以记录多位的信 息，且可对其进M取，因此，通过将作为非易失性存储器使用的单一元 件阵列化，可以提高每个单位面积的信息记录密度。
另外，在本实施方式中，如图9所示，说明了设计两个电荷蓄积层16 的方式，但是也可以是设计一个的方式。
如上所述，用本发明的半导体存储器件的制造方法制造的半导体存储 器件，可以抑制栅极电极间的短路因素，可靠性优良。
另外，本实施方式，并不是限制地解释本发明，不言而喻，在满足本发明 的要件的范围内也可以实现。
权利要求
1、一种半导体存储器件的制造方法，该半导体存储器件具有半导体基板、元件隔离区域、栅极电极和电荷蓄积层，其特征在于，包括元件隔离区域形成工序，在具有凹凸部的上述半导体基板的凹部形成上述元件隔离区域；栅极电极材料形成工序，以覆盖具有凹凸部的上述半导体基板的凸部和上述元件隔离区域的方式形成由栅极电极材料构成的层；栅极电极形成工序，形成掩模，使得从上述凸部的上表面到在由上述栅极电极材料构成的层的表面形成的掩模的表面的高度，比从上述元件隔离区域的表面到上述凸部的上表面的高度高，并对由上述栅极电极材料构成的层进行图案化而形成栅极电极；电荷蓄积层形成工序，在与具有凹凸部的上述半导体基板的凸部接触的上述栅极电极的侧面的至少一方形成上述电荷蓄积层；以及侧墙形成工序，在上述电荷蓄积层的至少一部分上形成侧墙。
2、 根据权利要求1所述的半导体存储器件的制造方法，其特征在于，将由上述栅极电极材料构成的层形成为从上述凸部的上表面到由 上述栅极电极材料构成的层的表面的高度，比从上述元件隔离区域的 表面到上述凸部的上表面的高度高。
3、 根据权利要求1或2所述的半导体存储器件的制造方法，其特 征在于，上述凸部具备沟道形成区域、以夹着上述沟道形成区域的方式设 置的延伸形成区域、以夹着上述沟道形成区域和上述延伸形成区域的方 式设置的源极及漏极形成区域，上述栅极电极形成工序是在上述沟道形成区域上形成栅极电极的 工序，上述侧墙形成工序包括在形成了上述电荷蓄积层的上述半导体基板上形成侧墙材料的工序；以及通过对上述侧墙材料和上述电荷蓄积层实施各向异性蚀刻，使上述 凸部的上述源极及漏极区域露出的工序。
4、根据权利要求3所述的半导体存储器件的制造方法，其特征在于，在上述栅极电极形成工序和上述电荷蓄积层形成工序之间，具有在 上述延伸形成区域形成延伸区域的工序，在上述侧墙形成工序之后，具有在上述源极及漏极形成区域形成源 极及漏极区域的工序。
全文摘要
本发明提供一种可靠性优良的半导体存储器件的制造方法。半导体存储器件(100)的制造方法，包括在半导体基板(10)的凹部形成元件隔离区域(12)的工序；以覆盖半导体基板(10)的凸部和元件隔离区域(12)的方式形成由栅极电极材料构成的层的工序；将在由栅极电极材料构成的层的表面形成的掩模形成为从凸部的上表面到上述掩模的表面的高度，比从上述元件隔离区域(12)的表面到凸部的上表面的高度高，并对由栅极电极材料构成的层进行图案化而形成栅极电极(14)的工序；在栅极电极(14)的侧面、且是与具有凹凸部的半导体基板的凸部接触的面的至少一方形成电荷蓄积层(16)的工序；在电荷蓄积层(16)的至少一部分上形成侧墙(34)的工序。
文档编号H01L21/28GK101286481SQ20081008450
公开日2008年10月15日 申请日期2008年3月21日 优先权日2007年4月11日
发明者高屋浩二 申请人:冲电气工业株式会社