半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别涉及具有形成在半导体衬底 上的用于保持记忆的铁电电容器的铁电存储器及其制造方法。
背景技术：
近年来，随着数字技术的发展，越来越倾向于高速处理或保存大容量的 数据。因此，对用于电子设备的半导体器件的高集成化以及高性能化的要求 越来越高。
关于半导体存储器件，为了实现例如DRAM (Dynamic Random Access Memory:动态随机存取存储器)的高集成化，开始积极研发这样的技术， 即，将铁电材料或高介电常数材料用作为用于构成DRAM的电容元件的电 容绝缘膜，以代替现有的硅氧化物或者硅氮化物。
以往，作为记忆信息在切断了电源后也不消失的非易失性存储器，已知 闪存器、铁电存f诸器(FeRAM: Ferro-electric Random Access Memory)。
闪存器具有嵌入在绝缘栅型场效应三极管(IGFET: Insulated Gate Field Effect Transister)的栅极绝缘膜中的浮动门(floating gate)，在浮动门中储 存表示记忆信息的电荷，由此记忆(存储)信息。在写入、删除其信息时， 需要使通过绝缘膜的通道电流流过，需要较高的电压。
另外，为了实现可进行电压更低且高速的写入作业以及读出作业的非易 失性RAM (Random Access Memory:随机存取存储器)，还积极研发这样 的技术，即，将具有自然极化特性的铁电膜用作电容绝缘膜。具有这样的铁 电电容绝缘膜的半导体存储器件被称为铁电存储器(FeRAM)。
FeRAM利用铁电的磁滞(hysteresis)特性记忆信息。在一对电极之间 夹持有铁电膜的铁电电容器结构中，因在电极间施加电压而发生极化，即使 消除施加电压，也会保持自然极化。若使施加电压的极性反转，则自然极化 的极性也反转。若检测出该自然极化，则能够读出信息。因此，若检测出该 自然极化，则能够读出信息。与闪存器相比，铁电存储器以低电压工作，能够以低功率进行高速写入。
正在研究如下技术，即，在IC卡等中，利用在现有的逻辑技术中导入FeRAM 而成的逻辑混装芯片(SOC: System On Chip，单片系统)。
构成FeRAM的电容器的铁电膜含有锆钛酸铅(PZT)、或掺杂了 La的 PZT (PLZT)、或惨杂了微量的Ca、 Sr或Si的PZT系列材料，或者，含有 SrBi2Ta209 (SBT、 Yl)或S线(Ta、 Nb) 209 (SBTN、 YZ)等Bi层状结 构化合物等。通过溶胶-凝胶法、溅射法或MOCVD (Metal Organic Chemical Vapor Deposition:金属有机化学气相沉积)法等成膜法来形成这样的铁电膜。
通常，通过这些成膜法，在下部电极上形成非晶体或微晶体状态的铁电 膜，并且通过之后的热处理使晶体结构变化为钙钛矿结构或铋层状结构。另 外，在形成铁电膜后，通过氧化来改善膜质。
因此，作为电容器的电极材料，需要使用难以氧化的材料或即使氧化也 能够维持导电性的材料， 一般广泛使用Pt (销)、Ir (铱)以及IrOx (氧化 铱)等白金系列金属或其氧化物。另外，作为布线材料，普遍与通常的半导 体器件同样地使用Al (铝)。
在FeRAM中，存在如下问题，即，由于在形成铁电电容器结构后的诸 多工序中生成的氢等，铁电膜容易劣化。因此，提出了如下技术，即，为了 阻挡氢等侵入到铁电膜，例如，使用铱氧化物(IrOx)等的导电性氧化物来 形成上部电极。
然而，虽然通过将导电性氧化物用于上部电极材料使氧有助于阻挡氢 等，但相反地发生了如下问题，即，由于放出的氧气，使得位于上部电极正 上方的连接插件基底膜被氧化，例如，Ti、 TiN等被氧化，导致接触电阻增 大。因此，提出了如下技术在导电性氧化物上形成铱(Ir)等的耐氧化性 金属膜，以防止基底膜的氧化。
而且，作为电容器电极，公开了如下结构。
在JP特开2002-324894号公报(专利文献l)中记载有如下技术由第 一导电性氧化膜和第二导电性氧化膜构成形成在铁电膜上的上部电极，进 而，将第二导电性氧化膜形成为比第一导电性氧化膜更接近化学计量组成的 组成，由此使铁电电容器的电特性不会因多层布线结构工序而被劣化，能够 使铁电电容器的电特性微细化。在JP特开2003-17581号公报(专利文献2)中记载有具有如下结构的 电容器的半导体器件由表示为TixAlLXN (x=0.05 0.5)的氮化铝钛层构 成上部电极和下部电极中的至少一种，在这样结构的上部电极和下部电极之 间夹持有氧化钽等的高介电常数的金属氧化膜。
在JP特开2003-100912号公报(专利文献3)中记载有如下技术在半 导体器件中，由Pt构成电容器的上部电极，进而，在上部电极上形成耐氧化 性的TiAlN阻挡膜，由此避免上部电极的露出所引起的电容绝缘膜的特性的 劣化。
在JP特开2006-32451号公报(专利文献4)中提出了如下技术为了 防止氢的催化剂作用所带来的接触插件的劣化，由Pt/IrOx/Ir/TiAlN的层叠结 构来构成接触插件上的电容器的下部电极。
在JP特开2003-258201号公报(专利文献5)中公开了如下方法使用 硬质掩模对电容器的构成膜进行统一蚀刻。这样情况下的氧阻挡膜的材料是 TiN、 TiAlN、 TiAlON、 Ir或它们的氧化物，或者是Ru、 RuOx。
另夕卜，在JP特开2003-152165号公报(专利文献6)中提出了如下技术 在绝缘膜内形成使铁电电容器的上部电极露出的接触孔，在氧化环境中进行 热处理后，在接触孔内形成由TiN构成的紧贴膜，并将该TiN紧贴膜用作为 氢阻挡膜，进而，采用通过CVD法在接触孔内填充W层的方法，防止铁电 电容器的特性劣化。
专利文献1: JP特开2002—324894号公报
专利文献2: JP特开2003 — 17581号公报
专利文献3: JP特开2003 — 100912号公报
专利文献4: JP特开2006—32451号公报
专利文献5: JP特开2003 — 258201号公报
专利文献6: JP特开2003 —152165号公报

发明内容
发明要解决的课题
然而，根据上述专利文献2所记载的结构，仅由TiAlN膜构成电容器的 上部电极，因此若为了降低上部电极的电阻而使膜厚变厚，则使上部电极难以透过氧气，导致在之后的工序中不能使其下方的铁电膜充分地氧化。
另外，根据专利文献3所记载的结构，使上部电极的下层部的Pt膜变厚， 以能够降低上部电极的电阻，进而，使其上的TiAlN阻挡膜变薄，以能够提 高氧气透过性。但是，由于Pt发挥氢等的还原气体的催化剂作用，因此在透
过TiAlN阻挡膜的氢等侵入到Pt膜内的情况下，不能防止其下方的氧化物 铁电膜的还原劣化。
因此，在专利文献2、 3所记载的方法中，不能充分地引出电容器的电 特性。
与此相对，在使用专利文献l所记载的现有技术的情况下，能够提高电 容器的电特性，但是根据形成条件，电容器特性有时会劣化。
艮P，在铁电膜上的电容器上部电极中，将上侧的第二导电性氧化膜形成 为比下侧的第一导电性氧化膜更接近化学计量组成的组成，但是，若使第二 导电性氧化膜变厚，则有时其本身会发生异常生长，使其下方的铁电膜的膜 质劣化。
本发明的目的在于，提供具有由适于改善电容器特性的上部电极构成的 铁电电容器的半导体器件及其制造方法。
解决课题的方法
根据本发明的观点，形成在半导体衬底上的铁电电容器具有下部电极、 铁电膜以及上部电极；该上部电极是至少包括第一导电膜和形成在所述第一 上的第二导电膜的层叠结构，所述第一导电膜由导电性贵金属氧化物构成， 所述第二导电膜由金属氮化化合物构成。
发明的效果
根据本发明，在铁电电容器的上部电极中，氧化度低的第一导电性贵金 属氧化膜作为第一导电膜生长在铁电膜上。这样的第一导电膜使与其下方的 铁电膜之间的界面保持平坦，从而提高电容器特性。
另外，形成在第一导电膜上的、由金属氮化化合物构成的第二导电膜用 于防止通过形成在上部电极上的层间绝缘膜或接触孔的氢和水的侵入，由此 妨碍第一导电膜的还原。通过采用如上所述的上部电极的结构，大幅提高电容器的耐工序劣化能 力，使铁电电容器中的反转电荷量增多，使抗电压减小，使耐疲劳性以及耐 刻印性提高。


图1 (a) (c)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其一)。
图2 (a) (c)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其二)。
图3 (a) (c)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其三)。
图4 (a) 、 (b)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其四)。
图5 (a) 、 (b)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其一)。
图6 (a) 、 (b)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其六)。
图7 (a) 、 (b)是表示本发明第一实施方式的半导体器件的形成工序 的剖面图(其七)。
图8 (a) (c)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其一)。
图9 (a) (c)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其二)。
图10 (a) (c)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其三)。
图11 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其四)。
图12 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其五)。
图13 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序的剖面图(其六)。
图14 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其七)。
图15 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序
的剖面图(其八)。
图16 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其九)。
图17 (a) 、 (b)是表示本发明第二实施方式的半导体器件的形成工序 的剖面图(其十)。
图18 (a) 、 (b)是表示本发明第二实施方式的半导体器件中的铁电电 容器的上部电极的第二例、第三例的结构的剖面图。
图19 (a) 、 (b)是表示本发明第三实施方式的半导体器件的形成工序 的剖面图(其一)。
图20 (a) 、 (b)是表示本发明第三实施方式的半导体器件的形成工序 的剖面图(其二)。
图21 (a) 、 (b)是表示本发明第四实施方式的半导体器件的形成工序 的剖面图(其一)。
图22 (a) 、 (b)是表示本发明第四实施方式的半导体器件的形成工序 的剖面图(其二)
图23 (a) 、 (b)是表示本发明第五实施方式的半导体器件的形成工序 的剖面图(其一)。
图24 (a) 、 (b)是表示本发明第五实施方式的半导体器件的形成工序 的剖面图(其二)。
具体实施例方式
下面，根据附图对本发明的实施方式进行详细说明。
(第一实施方式)
图1 图6是表示本发明第一实施方式的半导体器件的形成工序的剖面 图。此外，本实施方式的半导体器件是铁电存储器，为了方便说明，关于其结构，与制造方法一并进行说明。
首先，说明直至形成图1 (a)所示的结构为止的工序。
例如，通过区域硅氧化(LOCOS: Local Oxidation of Silicon)法，在硅
等的半导体衬底1的表面上形成用于划分元件活性区域的元件分离绝缘膜2。 此外，元件分离绝缘膜2也可以采用如下浅沟道隔离(STI: shallow trench isolation)结构在半导体衬底1上形成凹部，并在其中嵌入了氧化硅。
接着，在由元件分离绝缘膜2划分的元件活性区域内，隔着栅极绝缘膜 3而形成栅极电极4。例如，通过热氧化形成厚度为100nm左右的SiO2膜作 为栅极绝缘膜3。另外，栅极电极4例如由形成有图案的多晶硅膜构成，在 该栅极电极4上形成有硅化物层5。此外，将掺杂剂掺杂在多晶硅膜中。
在栅极电极4两侧的半导体衬底1内，将掺杂剂分成多次进行惨杂，从 而形成具有延伸区域21的源极/漏极扩散区域22。例如，将栅极电极4作为 掩模，在半导体衬底1中导入掺杂剂，从而形成延伸区域21，然后，在栅极 电极4的侧面上形成具有绝缘性的侧壁6，进而，将侧壁6和栅极电极4作 为掩模，在半导体衬底1中导入掺杂剂，从而形成源极/漏极区域22。
由这些栅极绝缘膜3、栅极电极4、硅化物层5、侧壁6、延伸区域层21 以及源极/漏极扩散区域22等来构成晶体管(MOSFET) tr。
接着，在半导体衬底1的整个面上形成氮氧化硅膜(SiON膜)7以覆盖 MOSFETtr，进而在整个面上形成氧化硅膜8a。为了防止栅极绝缘膜3等因 形成氧化硅膜8a时的氢而被劣化，形成有SiON膜7。
例如，通过气相生长(CVD)法，在反应气体中使用四乙氧基硅烷 (Tetraethoxysilanea (TEOS))，来形成厚度为700nm左右的氧化硅膜8a。 接着，通过CMP (化学机械研磨)法，对氧化硅膜8a的上表面进行平坦化 处理。
然后，在氮气(N2)环境中以65(TC的温度进行30分钟的退火处理，由 此进行氧化硅膜8a的脱气。接着，例如，通过溅射法，在氧化硅膜8a上形 成厚度为20nm左右的氧化铝(A1203)膜作为紧贴膜8b。
作为紧贴膜8b，除了可以采用氧化铝膜以外，还可以采用厚度为20nm 左右的Ti膜或TiOj莫等，或者，紧贴膜8b也可以采用由厚度为20nm的Ti 膜和厚度为180nm的Pt膜构成的层叠结构。例如，能够以15(TC的温度形成Ti膜，能够以10(TC 35(TC的温度形成Pt膜。将紧贴膜8b和氧化硅膜8a 作为第一层间绝缘膜8。
由此形成图1 (a)所示的结构。
接着，如图l (b)所示，在紧贴膜8b的上方形成下部电极膜9。例如， 通过溅射法，形成厚度为150nm左右的Pt膜作为下部电极膜9。
接着，如图l (c)所示，在下部电极膜9上，以非结晶状态形成铁电膜 10。例如，通过RF溅射法(射频溅射法)，形成厚度为100nm 200nm左 右的PLZT膜作为铁电膜10。例如，将PLZT ( (Pb， La) (Zr， Ti) 03) 用作为溅射用的靶(target)。
接着，在含有Ar和02的环境中，对铁电膜10以及下部电极膜9实施 650。C以下的快速热处理(RTA: Rapid Thermal Annealing,快速退火)，进 而，在氧气环境中，以75(TC的温度对铁电膜10以及下部电极膜9实施第二 次RTA。其结果，铁电膜10被晶体化，并且使得构成下部电极膜9的Pt膜 致密化，从而抑制下部电极膜9、铁电膜10的界面附近的Pt和O之间相互 扩散。
然后，如图2 (a) (c)所示，在铁电膜10上形成上部电极膜H。
在形成上部电极膜ll时，首先，如图2(a)所示，在铁电膜10上依次 形成第一导电性氧化膜lla和第二导电性氧化膜llb。
通过溅射法，形成厚度为10 50nm的、在成膜的时刻被晶体化的IrOx 膜，来作为第一导电性氧化膜lla。 IrOx膜的生长条件如下例如，设成膜 温度为30(TC，将Ar以及02用作为向成膜环境导入的气体，设溅射功率为 0.5kW 3.0kW，例如，设溅射功率为1.0kW 2.0kW左右。在这样的情况下， 例如，设Ar的流量为140sccm，设02的流量为60sccm。
通过溅射法，形成厚度为30nm 200nm的IrOy膜作为形成在第一导电 性氧化膜lla上的第二导电性氧化膜llb。在这样的情况下，将IrOy的成膜 温度设定为30。C以上且IO(TC以下的范围，在成膜的时刻对IrOy进行微晶体 化，由此抑制其后的热处理所引起的异常生长。
将Ar和02用作为向IrOy的成膜环境导入的气体，其前提是将02的 流量&和Ar的流量f2的比例(f"f2)设定为比Ir(^的第一导电性氧化膜lla 生长时的02的流量&和Ar的流量f2的比例更高。而且，在形成IrOy时，例如，设Ar的流量为100sccm，设02的流量为100sccm。在这样的情况下， 设溅射功率为0.5kW 3.0kW，例如设为1.0kW 2.0kW左右。
用于将第二导电性氧化膜llb形成为大致相同的膜质的溅射功率与氧的 比例之间，具有相关关系。例如，在降低溅射功率的情况下，若使氧比例降 低，则能够得到大致相同的膜质。另外，在提高溅射功率的情况下，若使氧 比例上升，则能够得到大致相同的膜质。该膜具有石墙(stone-wall)状或柱 状的晶体。
使得在这样的条件下形成的IrOy的第二导电性氧化膜lib不发生异常氧 化，例如，成为接合成石墙状的规整的IrOy微晶体膜。
此外，构成第一导电性氧化膜lla的金属元素和构成第二导电性氧化膜 llb的金属元素可相同也可不相同。这样的金属元素选自Ir、 Ru等可被氧化 的贵金属。另外，第一、第二导电性氧化膜lla、 lib分别是还原气体的催 化剂作用比铂小的导电膜。
接着，如图2 (b)所示，通过溅射法，在第二导电性氧化膜llb上形成 厚度为50nm 150nm的由贵金属构成的金属膜llc。在此，在5(TC以上且 50(TC以下的范围的衬底温度下形成上述金属膜llc。例如，为了缓和金属膜 llc的应力(stress)，将衬底温度设定为350°C以上且450°C的范围。
将Ar用作为在贵金属的溅射中使用的气体，例如，将气体流量设为 100 200sccm。另夕卜，将溅射功率设为0.5kW 3.0kW，例如，设为1.0kW 2.0kW左右。
作为贵金属而使用铱(Ir)的情况下，将衬底温度设为40(TC，将Ar的 气体流量设为199sccm。除了Ir以外，贵金属可以是选自铂、钌、铑、钯的 一种。优选在具有柱状的晶体的条件下形成由这样的贵金属构成的金属膜 llc。
接着，如图2 (c)所示，在金属膜llc上形成氢扩散防止用的金属氮化 化合物膜lld，其厚度为50 100nm。作为金属氮化化合物膜lld，例如有 氮化铝钛(TiAlN)膜、TaAlN (氮化铝钽)膜、TiAlON (氮氧化铝钛)膜、 TaA10N (氮氧化铝钽)膜、TiN膜、TaN膜、其他导电性氮化金属化合物膜。
例如，在形成TiAlN膜作为金属氮化化合物膜lld的情况下，使用由 Ti和Al的合金构成的靶，将衬底放置在分别以40sccm、 20sccm的流量导入了 Ar和氮气(N2)的、压力为253.3Pa的环境中，通过反应性溅射法形成 TiAlN膜。在此，例如，将衬底温度设定为400°C，另外，例如，将溅射功 率设定为l.OkW。
在如上所述的条件下形成的IrOx的第一导电性氧化膜lla、 IrOy的第二 导电性氧化膜llb、金属膜llc以及金属氮化化合物膜lld分别是导电膜， 一并成为上部电极膜ll。
上部电极膜11的层结构不仅限于上述4层结构。例如，可以是具有在 第一导电性氧化膜lla上形成了金属氮化化合物膜11d的结构的2层结构、 或者具有在第一导电性氧化膜lla上依次形成了金属膜llc和金属氮化化合 物膜lld的结构的3层结构。另外，也可以具有如下结构将第一、第二导 电性氧化膜lla、 lib作为一个导电性氧化膜，在其上形成了金属氮化化合 物lld。
上述铁电膜10以及上部电极膜11的形成方法是第一例，也可以采用包 括如下的第二例 第五例的工序的方法，也可以采用其他方法。
第二例是包括如下工序的方法在形成铁电膜10后，在含有Ar以及 02的环境中，以65(TC以下的衬底温度，例如进行56(TC的RTA处理，然后， 在室温或比室温高的温度下形成厚度为20nm 75mn的IrCU乍为第一导电性 氧化膜lla。
在室温下进行成膜的情况下，例如，将Ar设定为100sccm，将02设定 为56sccm，将成膜功率设为2kW。另外，在比室温高的温度下进行成膜的 情况下，例如，在30(TC的温度下进行成膜的情况下，将Ar的流量设定为 140sccm，将02的流量设定为60sccm，将成膜功率设为lkW。
然后，在形成第二导电性氧化膜lla后，通过RTA，以65(TC 75(TC (例如，725°C)的温度对第一、第二导电性氧化膜lla、 llb进行热处理。 在该热处理中，使铁电膜10完全被晶体化，并且使铁电膜10和第一导电性 氧化膜lla的界面变得平坦。该方法非常有利于铁电电容器的低电压作业及 其交换特性的提高。
第三例是包括如下工序的方法在形成铁电膜10后，以与第二例相同 的方法进行热处理，进而形成更薄的非结晶铁电膜，然后，在与第二例相同 的条件下，在非结晶铁电膜上形成第一导电性氧化膜lla，并进行热处理。通过该方法形成的电容器除了具有在第二例的方法中说明的特征之外，还具 有能够使电容器的漏电流减小的优点。
第四例是包括如下工序的方法在铁电膜10已被晶体化的情况下，在 其上形成非结晶铁电(未图示)膜，然后，形成第一导电性氧化膜lla。
第五例是包括如下工序的方法在形成第二导电性氧化膜llb后，再次
在650 75(TC范围的温度下通过RTA进行热处理，例如，进行70(TC的热 处理。该方法提高上部电极膜11和铁电膜10之间的紧贴性(粘合性)，而 且使上部电极膜12的晶体变得更良好。
在通过以上的方法形成上部电极膜11之后，清洗半导体衬底1的背面。
接着，使用上部电极用掩模图案(未图示)，在上部电极膜11上形成 图案，由此形成如图3 (a)所示的电容器上部电极llq。例如，使该电容器 上部电极11q位于元件分离绝缘膜2的上方。
接着，在02环境中，在温度为65(TC、时间为60分钟的条件下，进行 铁电膜10的膜质恢复退火处理。通过该热处理，使铁电膜10在形成电容器 上部电极llq时所受到的物理损伤等恢复。
然后，如图3 (b)所示，使用掩模(未图示)在铁电膜10上形成图案， 由此形成电容器电介质膜10q。电容器电介质膜10q形成在与电容器上部电 极llq重叠的区域以及从此延伸出的区域。
接着，进行用于防止之后形成的第一保护膜12剥离的氧退火。
接着，如图3 (c)所示，通过溅射法，在电容器上部电极llq、电容器 绝缘膜10q、紧贴膜8b上的整个面上形成Al203膜作为第一保护膜12。第一 保护膜12防止氢从外部侵入到电容器电介质膜10q中。
进而，为了缓和因溅射处理而产生的电容器绝缘膜10q的损伤，进行氧 退火。
然后，如图4 (a)所示，使用掩模(未图示)在第一保护膜12以及下 部电极膜9上连续形成图案，由此形成由下部电极膜9构成的电容器下部电 极9q。电容器下部电极9q的大小为，包括与电容器电介质膜10q、电容器 上部电极11 q重叠的区域以及从此延伸出的区域。
由通过以上的图案形成来形成的电容器下部电极9q、电容器电介质膜 10q以及电容器上部电极llq构成铁电电容器Q,。接着，如图4 (b)所示，进行用于防止接下来形成的第二保护膜13剥 离的氧退火。
通过溅射法，在第一保护膜13以及紧贴膜8b上形成八1203膜作为第二 保护膜13。接着，为了减少铁电电容器Qi的漏泄泄漏(leak)，进行氧退火。
然后，如图5 (a)所示，通过高密度等离子体法，在整个面上形成第二 层间绝缘膜14。第二层间绝缘膜14是使用TEOS来形成的氧化硅膜，其厚 度例如为1.5pm左右。
接着，通过CMP法，对第二层间绝缘膜14的上表面进行平坦化处理。 接着，对第二层间绝缘膜14实施使用了N20气体的等离子体处理。由此， 使第二层间绝缘膜14表层稍微氮化，使水分难以侵入到其内部。
此外，只要使用含有N或O中的至少一种的气体，该等离子体处理就 有效。
接着，如图5 (b)所示，在第二层间绝缘膜14、第二保护膜13、紧贴 膜8b、氧化硅膜8a以及SION膜7上形成到达MOSFETtr的源极/漏极扩散 区域22的深度的接触孔14a。
接着，通过溅射法，在接触孔14a内连续形成Ti膜以及TiN膜作为阻 挡金属膜15a。接着，使用含有六氟化钨的气体，用CVD法向接触孔14a内 嵌入钩(W)膜15b。
然后，通过CMP法从第二层间绝缘膜14的上表面去除W膜15b以及 阻挡金属膜15a。由此将残留在接触孔14a内的W膜15b以及阻挡金属膜15a 作为导电性插件15。
接着，如图6 (a)所示，例如通过等离子体增强CVD法(plasma enhanced CVD method)形成SiON膜作为插件15的防氧化膜16。
接着，图6 (b)所示，使用掩模(未图示)对SiON膜16、层间绝缘膜 14以及第一、第二保护膜12、 13的规定区域进行蚀刻，由此分别形成到达 上部电极lla的接触孔14b和到达下部电极9a的接触区域的接触孔14c。
然后，为了使电容器电介质膜10q的损伤恢复，进行氧退火。
接着，如图7 (a)所示，通过对防氧化膜16进行蚀刻，去除整个面上 的防氧化膜16，由此使W插件15的表面露出。
接着，在使电容器上部电极llq表面的一部分、电容器下部电极9q表面的一部分通过接触孔14b、 14C而露出，使插件15的表面露出，在此状态
下，如图7 (b)所示，在第二层间绝缘膜14上以及接触孔14b、 14c内依次 形成TiN阻挡金属膜和Al膜，并在这些膜上形成图案，由此形成Al布线 17a 17c。
第一A1布线17a与W插件15连接，第二A1布线17b经由接触孔14b 与电容器上部电极llq连接，另夕卜，第三A1布线17c经由接触孔14c与电容 器下部电极17c连接。
然后，虽然没有特别图示，但是形成层间绝缘膜、接触插件以及第二层 以后的布线等。然后，形成例如由TEOS氧化膜以及SiN膜构成的覆盖膜， 从而完成具有铁电电容器的铁电存储器。
在如上所述的本实施方式中，在上部电极的第一导电性氧化膜lla上形 成有氧化度高的IrOy的第二导电性氧化膜llb，并在其上形成有金属膜llc、 金属氮化化合物膜lld。
由此，上部电极1 lq通过金属氮化化合物膜1 ld防止在形成上部电极1 lq 上的层间膜或布线接触时所生成的水或氢的侵入，而且，如TiAlN等那样， 上述金属氮化化合物与用于构成布线17a 17c、插件(未图示)的TiN阻挡 金属膜之间的紧贴性良好，能够提高上部电极llq和布线17a 17c之间的接 触。
而且，第二导电性氧化膜llb在如上述那样的条件下，以石墙状或柱状 的多个晶体的状态进行生长，因此，能够防止发生巨大晶体的异常生长和其 引起的空穴(空心现象)，抑制在其后的过程中使用的还原气体的浸透，从 而能够提高电容器的耐工序劣化能力。
另外，在上述条件下形成的第一导电性氧化膜lla难以与铁电膜10的 上层发生反应，从而抑制在其界面上生成新的层的。
因此，使用通过如上述的工序形成的结构的铁电电容器Q,，能够得到良 好的特性。
艮口，能够改善上部电极llq和铁电膜10q之间的界面，另外，能够改善 工序劣化。其结果，能够使铁电电容器Qi的反转电荷量增多，使抗电压减 小，使耐疲劳性以及耐刻印性提高。而且，这样的铁电电容器非常适于以低 电压进行工作的下一代的铁电存储器。然而，若用A、 B表示构成上部电极膜11的第一、第二导电性氧化膜 lla、 lib的各自的构成金属，则在进行成膜的当初，使用组成参数Xl，用
化学式AC^表示第一导电性氧化膜lla，在经过其后的处理工序的实际状态 下，使用组成参数x2，用化学式AOu表示上述第一导电性氧化膜lla。此 夕卜，A和B可相同，也可不相同。作为不相同的例子，有如下层，S卩，A和 B中的一种为Ir、另一种为Ru的层。
另外，在进行成膜的当初，使用组成参数yl，用化学式BC^表示形成 在第一导电性氧化膜lla上的第二导电性氧化膜llb，在经过其后的工序的 实际状态下，使用组成参数y2，用化学式BOy2表示上述第二导电性氧化膜 llb。然后，第二导电性氧化膜lib由接合成石墙状或柱状的多个微晶体构 成，其氧比例比第一导电性氧化膜lla高，而且，在组成参数xl、 x2、 yl 以及y2之间满足(y2/yl) 〉 (x2/xl)的关系。
艮卩，在半导体器件的形成工序中，即使电容器上部电极llq内的氧含量 从初始状态开始变化，第二导电性氧化膜lib的氧化的组成也大于第一导电 性氧化膜lla的氧化的组成。另外，组成yl优选为2或其以上。xl、 x2、 yl以及y2的关系在以下的第二 第五实施方式的第一、第二导电性氧化膜 中也相同。
(第二实施方式)
以下，对本发明的实施方式进行说明。其中，在此，为了方便说明，关 于铁电存储器的各存储器单元的剖面结构，与其制造方法一同进行说明。
图8 图17是表示本发明实施方式的铁电存储器(半导体器件)的制造 方法的工序顺序的剖面图。
首先，对直至形成图8 (a)所示的结构为止的工序进行说明。
在n型或p型的硅(半导体)衬底30的表面上，形成用于划分晶体管 的活性区域的STI (Shallow Trench Isolation:浅沟道隔离)用的槽，并在其 中嵌入氧化硅等绝缘膜来作为元件分离绝缘膜31。此外，元件分离绝缘膜 31的结构不仅限于STI，也可以用LOCOS (Local Oxidation of Silicon:硅的 局部氧化)法来形成。
接着，在硅衬底30的活性区域内导入p型杂质，从而形成p阱32，然后，对该活性区域的表面进行热氧化处理，由此形成成为栅极绝缘膜33的 热氧化膜。
接着，在硅衬底31的上侧的整个面上形成非晶质或多晶体的硅膜，并
通过光刻法，在这些膜上形成图案，从而形成两个栅极电极34、 35。
在p阱32上，有间隔地平行配置上述两个栅极电极34、 35，这些栅极 电极34、 35构成字线的一部分。
接着，通过以栅极电极34、 35作为掩模来进行离子注入，向栅极电极 34、 35的横向的硅衬底30中导入n型杂质，从而形成第一、第二源极/漏极 延伸区域36a、 37a、 38a。
然后，在硅衬底30的上侧的整个面上形成绝缘膜，并对该绝缘膜进行 蚀刻，从而使绝缘膜作为绝缘性侧壁39而残留在栅极电极34、 35的侧面上。 例如，通过CVD法形成氧化硅膜作为该绝缘膜。
接着，将绝缘性侧壁39和栅极电极34、 35作为掩模，再次以离子的形 式向硅衬底30注入n型杂质，由此在两个栅极电极34、 35的两侧的硅衬底 30的表层上形成源极/漏极区域(杂质扩散区域)36、 37、 38。
由形成在硅衬底30的活性区域上的栅极绝缘膜、栅极电极34、 35以及 源极/漏极区域36、 37、 38构成第一、第二MOS晶体管T,、 T2。
接着，通过溅射法在硅衬底30的上侧的整个面上形成钴层等高熔点金 属层，然后，对该高熔点金属层进行加热，从而使其与硅发生反应，从而在 源极/漏极区域36、 37、 38的表层上形成高熔点金属硅化物层39。在该工序 中，在栅极电极34、 35的表层部分也形成高熔点金属硅化物层40，从而使 栅极电极34、 35的电阻变小。通过湿蚀刻，去除在元件分离绝缘膜31上等 的未发生反应的高熔点金属层。
接着，通过等离子体CVD法形成厚度约为200nm的SiON膜作为覆盖 绝缘膜41。接着，在覆盖绝缘膜41上形成厚度约为1000nm的氧化硅膜作 为第一层间绝缘膜42。通过使用TEOS气体的等离子体CVD法，形成氧化 硅膜。
然后，通过CMP法对第一层间绝缘膜42的上表面进行研磨，从而使其 变得平坦。该CMP的结果，在硅衬底30的平坦面上，第一层间绝缘膜42 的厚度约为700nm。接着，如图8 (b)所示，通过光刻法在覆盖绝缘膜41和第一层间绝缘
膜42上形成图案，从而形成使第一 第三源极/漏极扩散区域36 38分别露 出的、直径为0.25pm的第一 第三接触孔42a 42c，并在这些接触孔中形 成导电性插件43 45。
在形成导电性插件43 45的工序中，在第一 第三接触孔42a 42c内 依次层叠厚度为30nm的Ti膜和厚度为20nm的TiN膜，由此构成第一紧贴 膜(胶膜)43。进而，通过CVD法，在第一紧贴膜43上生长第一W膜44， 由此在第一 第三接触孔42a 42c内填充第一 W膜44。第一 W膜47在第 一层间绝缘膜42上的平坦面上生长为约300nm的厚度。
然后，通过CMP法，去除第一层间绝缘膜42的上表面上的剩余的第一 紧贴膜43和第一 W膜44。由此，将分别残留在第一 第三接触孔42a 42c 内的第一紧贴膜43和第一 W膜44分别作为第一 第三导电性插件45a 45c。
接着，如图8 (c)所示，在第一 第三导电性插件45a 45c以及第一 层间绝缘膜42上，通过等离子体CVD法形成由SiON构成的防氧化膜46， 其厚度例如为130nm。进而，在防氧化膜46上，形成厚度例如为300nm的 氧化硅膜作为第二层间绝缘膜47。通过将TEOS作为原料的等离子体CVD 法，形成厚度例如为300nm的氧化硅膜。
此外，也可以形成SiN膜或氧化铝(A1203)膜作为防氧化膜46，以代 替SiON膜。
进而，如图9 (a)所示，通过在第二层间绝缘膜47以及防氧化膜46上 形成图案，从而在p阱32两侧附近的第二、第三导电插件45b、 45c上形成 第四、第五接触孔48b、 48c。
接着，以与第一紧贴膜43、第一W膜44相同的条件，在第四、第五接 触孔48b、 48c内顺序形成第二紧贴膜49和第二 W膜50。然后，通过CMP， 从第二层间绝缘膜43的上表面去除第二 W膜50和第二紧贴膜49。
在该CMP中，使用能够使作为研磨对象的第二紧贴膜49和第二 W膜 50的研磨速度高于基底的第二层间绝缘膜47的研磨速度的研磨剂(slurry)， 例如，使用Cabot Microelectronics Corporation制的商品SSW2000。
为了不在第二层间绝缘膜47上留下研磨残留物，将该CMP的研磨量设定为大于第二紧贴膜49以及第二 W膜50的合计膜厚。S卩，该CMP是过度研磨。
由此，将残留在第四、第五接触孔48b、 48c内的第二 W膜50和第二紧 贴膜49作为第四、第五导电性插件51、 52。第四、第五导电性插件51、 52 分别经由自身下方的导电性插件45b、 45c而与第二、第三源极/漏极扩散区 域37、 38连接。
接着，使因氨(NH3)等离子体而生成的NH基与第二层间绝缘膜47表 面的氧原子结合。
由此，即使其后生成的Ti原子进一步堆积在第二层间绝缘膜47上，堆 积的Ti原子也不会被氧原子捕获。由此，Ti原子能够在第二层间绝缘膜47 表面上自由移动，其结果，在第二层间绝缘膜47上形成自组织成为(002) 取向的Ti膜(未图示)。
例如，在该氨等离子体处理中使用在距离半导体衬底30约9mm (350mils)的位置具有对置电极的平行平板型的等离子体处理装置。其处理 条件如下例如，在266Pa(2Torr)的压力下，以350sccm的流量向保持400 t:的衬底温度的处理容器中供给氨气，以IOOW的功率向被处理衬底侧供给 13.56MHz的高频，另外，以55W的功率向上述对置电极供给350KHz的高 频，供给高频的时间都是60秒钟。
接着，例如，使得半导体衬底30和靶(未图示)之间的距离被设定为 60mm的溅射装置的室内成为0.15Pa的Ar环境，以15(TC的衬底温度供给 1.4kW的溅射DC功率，其供给时间为14秒钟。由此，形成例如厚度为20nm 的强(002)取向的Ti膜。
然后，通过RTA，在氮气环境中以65(TC的温度对Ti膜进行60秒钟的 热处理，从而如图9 (b)所示，使Ti膜成为(111)取向的TiN的基底导电 膜53。该基底导电膜53的厚度优选10nm 50nm，在本实施例中约为20nm。 该TiN基底导电膜53具有提高形成在其上的膜的结晶性的功能。
此外，基底导电膜53不仅限于氮化钛膜，也可以形成钨膜、硅掺杂膜、 以及铜膜中的任一个。
接着，如图9 (c)所示，通过反应性溅射法，在基底导电性膜53上形 成厚度例如为100nm的TiAlN膜作为氧扩散阻挡膜54。形成氧扩散阻挡膜54的溅射条件如下使用由Ti和Al的合金构成的靶，向溅射环境中导入
40sscm的Ar以及10sccm的氮气，并将溅射环境内的压力设定为253.3Pa， 将衬底温度设定为400。C，将溅射功率设定为l.OkW。
接着，如图10 (a)所示，在氧扩散阻挡膜54上顺序形成下部电极膜 55和铁电膜55。
通过溅射法形成厚度为100nm的Ir膜作为下部电极膜55。下部电极膜 55的溅射条件如下在Ar环境中设置Ir靶，并将其内部压力设定为O.llPa， 将衬底温度设定为500。C，将溅射功率设定为0.5kW。
在形成下部电极膜55后，通过RTA，在Ar环境中以65(TC以上的温度 对硅衬底30进行60秒钟的热处理。通过该热处理，提高下部电极膜55、氧 扩散阻挡膜54以及基底导电膜53之间的紧贴性，并且改善下部电极膜55 的结晶性。热处理的环境不仅限于Ar，也可以是非活性气体，例如是N2、 He等。
此外，使用Pt等白金系列的金属、或PtO、 IrOx、 SrRu03等导电性氧化 物作为下部电极膜55，以这些金属或导电性氧化物来代替Ir膜。进而，下 部电极膜55也可以是上述金属或金属氧化物的层叠膜。
作为上述铁电膜56，例如通过MOCVD法在下部电极膜55上形成PZT 膜。更具体地说，通过以下工序来形成PZT膜。
首先，使Pb (DPM) 2、 Zr (DMHD) 4、 Ti (O —iOr) 2 (DPM) 2均以 0.3mol/l (摩尔/升)的浓度分别溶解在四氢呋喃(THF)溶剂中，从而形成 Pb、 Zr以及Ti的各液体原料。进而，向MOCVD装置的气化器中，以0.474ml (毫升)/分钟的流量供给THF溶剂，同时分别以0.326ml/分钟、0.200m1/ 分钟、0.200ml/分钟的流量供给上述三种液体原料，并使它们气化，由此形 成Pb、 Zr以及Ti的原料气体。
进而，将MOCVD装置的室内的压力设定为665Pa (5Torr)，并使衬底 温度保持为62CTC。然后，向MOCVD装置的室内导入上述Pb、 Zr以及Ti 的各原料气体，导入时间为620秒钟。由此，在下部电极膜55上形成厚度 约为100nm的所希望的PZT膜。
此外，优选地，在含有氧气的环境中，以60(TC 62(TC的温度对PZT 膜实施60秒钟的热处理。该热处理去除吸附在PZT膜表面上的杂质，提高电容器的特性。
接着，例如，通过溅射法，在PZT膜的整个面上形成非结晶铁电膜。例
如，形成膜厚为lnm 30nm的铁电膜作为非结晶铁电膜，例如，形成20nm 的铁电膜作为非结晶铁电膜。在通过MOCVD进行成膜的情况下，例如，作 为铅(Pb)供给用的有机源，使用将Pb (DPM) 2 (Pb (CnH1902) 2)溶解 在THF溶液中而成的材料。另外，作为锆(Zr)供给用的有机源，使用将 Zr (DMHD) 4 (Zr ( (C9H1502) 4)溶解在THF溶液中而成的材料。作为钛 (Ti)供给用的有机源，使用将TKO—iPr)2(DPM)2(Ti(C3H70)2(CuH,902) 2)溶解在THF溶液中而成的材料。
接着，如图10 (b) 、 (c)、图11 (a)所示，在铁电膜56上形成由2 层结构的导电性氧化膜、金属膜以及金属氮化化合物膜构成的上部电极膜。 为了防止氢扩散而形成金属氮化化合物膜。
首先，如图10 (b)所示，在铁电膜56上顺序形成第一导电性氧化膜 57a和第二导电性氧化膜57b。
例如，通过溅射法形成厚度为20nm 70nm的、在成膜时刻被晶体化的 IrOj莫来作为第一导电性氧化膜57a，例如，形成厚度为25mn的IrOj莫作 为第一导电性氧化膜57a。成膜条件如下例如，将成膜温度设为300°C， 将Ar以及02用作为成膜气体，将Ar的流量设定为140sccm，将02的流量 设定为60sccm，例如，将溅射功率设定为lkW 2Kw左右。在该条件下形 成的IrOx成为接合成石墙状的晶体。
接着，将半导体衬底30放置在加热室内，通过RTA法进行热处理。该 热处理使铁电膜56完全被晶体化，补偿用于构成铁电膜56的PZT膜中的氧 缺损，并且还能够使受到等离子体损伤的第一导电性氧化膜57a的膜质恢复。 RTA法的条件如下将放置在加热环境内的衬底温度设定为25°C，向加热 环境内，以200sccm的流量导入氧气，以1800sccm的流量导入Ar，而且将 热处理时间设为60秒钟。
进而，通过溅射法，在lrOj勺第一导电性氧化膜57a上形成IrOy的第二 导电性氧化膜57b，其厚度为50nm 200nm。成膜条件如下若将半导体衬 底30放置在压力被设定为0.8Pa的Ar和02的环境中，使用Ir耙，将溅射功 率设定为l.OkW，将成膜时间设为39秒钟，则会生长厚度约为100nm的IrOv。(TC以下的温度范围，优 选5(TC以上且75。C以下的范围内。在这样的条件下，第二导电性氧化膜57b 在成膜的时刻，IrOy被微晶体化，从而处于使多个IrOy结合为石墙状或柱状 的状态，而且，通过其后的热处理防止异常生长。
在形成第二导电性氧化膜57b时，使用Ir耙、Ar以及02气体。其前提 是将此时的02与Ar的比例设定为比IrOx的第一导电性氧化膜57生长时 的02与Ar的比例高。将形成IrOy膜的气体流量例如设定为Ar的流量为 100sccm， 02的流量为100sccm。另外，例如，将溅射功率设定为lkW左右。
在以上条件下形成的由IrOy构成的第二导电性氧化膜57b上不发生异常 氧化，能够得到规整的晶体膜。此时，为了抑制工序劣化，与第一实施方式 同样地使IrOy膜具有接近Ir02的化学计量组成的组成，因此，使IrOy膜难以 对氢发挥催化剂作用，从而抑制铁电膜56因氢自由基而被还原的问题，提 高了电容器的耐氢性。
第一、第二导电性氧化膜57a、 57b也可以不使用IrOx、 IrOy或Ir02等材 料，而可以是选择作为其他贵金属的铂(Pt)、铱(Ir)、钌(Ru)、铑(Rh)、 铼(Re)、锇(Os)、钯(Pd)或其氧化物和SrRu03等导电性氧化物、或 者它们中的某一个来形成的层叠结构。
此外，分别构成第一、第二导电性氧化膜57a、 57b的贵金属可以是相 同的元素，也可以是不同的元素。另外，第一、第二导电性氧化膜57a、 57b 分别是还原气体的催化剂作用比铂小的导电膜。
接着，通过RTA法对硅衬底30进行热处理。其条件如下例如，将衬 底温度设定为700°C，进行热处理的环境是以20sccm的流量导入了氧气、以 2000sccm的流量导入了 Ar的环境，将对衬底进行热处理的时间设为60秒钟。 通过该热处理，能够提高铁电膜56以及第一、第二导电性氧化膜57a、 57b 的紧贴性，而且使结晶性比第二导电性氧化膜57b稳定，能够消除氧缺损等 损伤。
接着，如图10 (c)所示，通过溅射法，在第二导电性氧化膜57b上， 形成厚度为20nm 100nm的由Ir构成的金属膜58，例如，形成厚度为50nm 的金属膜58。基于溅射法的Ir的生长条件如下例如，将衬底温度设定为 400°C，在压力为1Pa的成膜环境中，将溅射功率设定为1.0kW。此外，也可以代替Ir而形成RU及其他贵金属。
进而，如图ll (a)所示，通过反应性溅射法，在金属膜58上形成厚度 例如为50nm 100nm的TiAlN膜作为金属氮化化合物59。形成金属氮化化 合物59的溅射条件如下使用由Ti和Al的合金构成的耙，向溅射环境中导 入流量为40sscm的Ar以及流量为20sccm的氮气，并将溅射环境内的压力 设定为253.3Pa，将衬底温度设定为400。C，将溅射功率设定为l.OkW。
此外，与第一实施方式同样，不仅可以将TiAlN膜用作为金属氮化化合 物膜59，除此之外还可以将选自由TaAlN膜、TaAlON膜、TiAlON膜等构 成的组中的膜用作为金属氮化化合物膜59。
如上所述的由IrOx构成的第一导电性氧化膜57a、由IrOy构成的第二导 电性氧化膜57b、由贵金属构成的金属膜58、金属氮化化合物膜59分别是 导电膜， 一起成为电容器的上部电极膜。
在对半导体衬底30的背面进行清洗后，如图11 (b)所示，通过溅射法， 在构成上部电极的金属膜59上形成厚度为20nm的氧化铝膜(A1203)、厚 度为200nm的氮化钛膜，并将它们作为第一掩模材料层60a。进而，通过使 用TEOS气体的CVD法，在第一掩模材料层60a上形成厚度为700nm的氧 化硅膜，并将该氧化硅膜作为第二掩模材料层60b。
接着，在第二掩模材料层60b上涂覆光致抗蚀剂，并对其进行曝光、显 影，从而在第四、第五导电性插件51、 52上形成具有电容器平面形状的岛 状的抗蚀图案R。然后，将抗蚀图案R作为掩模，在第二掩模材料层60b上 形成图案。进而，将形成有图案的第二掩模材料层60b作为掩模，对第一掩 模料层60a进行蚀刻。
如图12 (a)所示，将形成有图案的第一、第二掩模材料层60a、 60b用 作为硬质掩模M。在对第一掩模材料层60a进行蚀刻后去除抗蚀图案R。
接着，如图12 (b)所示，通过将HBr、 02、 Ar以及C4F8的混合气体作 为蚀刻气体来进行等离子体蚀刻，连续对未被硬质掩模M覆盖的部分的上部 电极膜57a、 57b、 58、 59、 PZT膜56以及下部电极膜55进行干式蚀刻。
由此，形成有图案的上部电极膜57a、 57b、 58、 59成为电容器上部电 极61，形成有图案的铁电膜56成为电容器电介质膜56q，而且，形成有图 案的下部电极膜55成为电容器下部电极55q。由电容器上部电极61、电容器电介质膜56q以及电容器下部电极55q构成铁电电容器Q2。
接着，如图13 (a)所示，通过干式蚀刻或湿式蚀刻来去除第二掩模材
料层60b。例如，在选择湿式蚀刻的情况下，将氟酸用作为蚀刻剂。
接着，如图13 (b)所示，对未被铁电电容器Q2覆盖的部分的氧阻挡金
属膜54、基底导电膜53以及第一掩模材料层60a进行干式蚀刻，从而去除它们。
进而，如图14 (a)所示，通过溅射法，形成用于覆盖铁电电容器Q2的 由氧化铝构成的第一保护绝缘膜62，该第一保护绝缘膜62的厚度为20nm。 此外，也可以通过ALD (atomic layer deposition:原子层沉积)法来形成膜 厚为2nm的氧化铝膜作为第一保护绝缘膜62，或者，也可以通过溅射法形 成PZT膜或TiOj莫作为第一保护绝缘膜62。
接着，如图14 (b)所示，为了使受损的电容器电介质膜56q的膜质恢 复，在含有氧气的环境中对电容器电介质膜56q实施恢复退火。虽然没有特 别限定该恢复退火的条件，但是在本实施方式中，将加热炉内的衬底温度设 为55(TC 70(TC，在这样的条件下进行恢复退火。另外，在电容器电介质膜 56q为PZT的情况下，优选在氧气环境中以600°C的衬底温度进行60分钟的 退火。
进而，如图15 (a)所示，形成用于覆盖第一保护绝缘膜62以及铁电电 容器Q2的第二保护绝缘膜63。第二保护绝缘膜63作为氢阻挡膜发挥功能。 此外，作为第二保护绝缘膜63，也可以通过CVD法形成厚度为38nm的氧 化铝。
接着，如图15(b)所示，在第二保护绝缘膜63上形成例如膜厚为1500nm 的由硅氧化物构成的第三层间绝缘膜64。在衬底的整个面上，例如通过等离 子体CVD法来形成硅氧化物。例如，使用TEOS气体、氧气和氦气的混合 气体作为其原料气体。此外，例如，也可以形成具有绝缘性的无机膜等作为 第三层间绝缘膜64。
接着，例如通过CMP法，对第三层间绝缘膜64的表面进行平坦化处理。 进而，在使用N20气体或N2气体等而生成的等离子体环境中，对第三层间 绝缘膜64进行热处理。热处理的结果，去除第三层间绝缘膜64中的水分， 并且使第三层间绝缘膜64的膜质发生变化，使得水分难以进入其中。然后，在第三层间绝缘膜64的整个面上，例如通过溅射法或CVD法形
成阻挡膜(第三保护绝缘膜)65。例如，形成膜厚为20nm 100nm的氧化 铝膜作为阻挡膜65。使形成在进行过平坦化处理的第三层间绝缘膜64上的 阻挡膜65变得平坦。
接着，如图16 (a)所示，在阻挡膜65的整个面上形成第四层间绝缘膜 66。例如，利用TEOS气体，通过等离子体CVD法形成膜厚为800nm 1000nm 的氧化硅膜作为第四层间绝缘膜66。此外，也可以形成SiON膜或氮化硅膜 等来作为第四层间绝缘膜66。然后，例如通过CMP法，对第四层间绝缘膜 66的表面进行平坦化处理。
进而，如图16 (b)所示，在铁电电容器Q2上形成第六 第八导电性插 件69 71。通过以下的工序来形成第六 第八导电性插件69 71。
首先，在第四层间绝缘膜66上形成抗蚀图案(未图示)，该抗蚀图案 在铁电电容器Q2的上方具有开口部。然后，将该抗蚀图案用作为掩模，对 从第四层间绝缘膜66到第三层间绝缘膜64的部分进行蚀刻，由此在铁电电 容器Q2的电容器上部电极61上形成通孔66a。由此，使第二保护绝缘膜63 从通孔66a露出。
在去除抗蚀图案后，将硅衬底30放置在氧环境中，并以45(TC的温度对 硅衬底30进行热处理。由此，使得随着形成第一通孔66a而在电容器电介 质膜56q上发生的氧缺损恢复。
然后，通过与通孔66a的形成方法相同的方法，对从第四层间绝缘膜66 到第三层间绝缘膜42的部分进行蚀刻，从而在位于p阱32的中央区域上的 第一导电性插件45a的上方形成接触孔66b。由此，使防氧化膜46从接触孔 66b露出。
接着，经由通孔66a对防氧化膜46进行湿式蚀刻，由此使电容器上部 电极61的上表面露出。另外，经由接触孔66b对第一、第二保护绝缘膜62、 63进行蚀刻，由此使第一导电性插件45a的上表面露出。
然后，在通孔66a和接触孔66b的内表面上形成单层的TiN膜作为紧贴 膜67。通过溅射法形成Ti膜，并通过MOCVD法在其上形成TiN膜，由此 可以形成二层结构的紧贴膜67。
为了在形成TiN膜后从其表面去除碳，在含有氮气和氢的混合气体等离子体中进行处理。但是，在该处理中，在本实施方式中，电容器上部电极60
的最上层由具有氢阻挡功能的金属氮化化合物59以及金属膜58构成，因此， 电容器上部电极60难以被该氢还原。
然后，通过CVD法，在紧贴膜67上生长W膜68，由此在通孔66a和 接触孔66b中嵌入W膜68。接着，通过CMP去除第四层间绝缘膜66上的 W膜68以及紧贴膜67。
由此，将残留在接触孔66b内的W膜68作为第六导电性插件69，而且， 将残留在通孔66a内的W膜68作为通孔插件(via plug) 70、 71 。
接着，例如通过溅射法，在第四层间绝缘膜66上顺序形成膜厚为60nm 的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的AlCu合金膜、膜厚为 5nm的Ti膜以及膜厚为70nm的TiN膜。其结果，形成由Ti膜、TiN膜、 AlCu合金膜、Ti膜以及TiN膜构成的层叠膜。
接着，如图17所示，利用光刻技术，在层叠膜上形成图案。由此，形 成由层叠膜构成的布线(第一金属布线层)。即，形成与通孔插件70连接 的布线72、与第六导电性插件69连接的导电性焊盘73等。此外，有时也不 通过布线73使两个通孔插件70、 71连接。
然后，进一步形成层间绝缘膜、接触插件以及从下开始第二 第五层以 后的布线等。然后，形成例如由TEOS氧化膜以及SiN膜构成的覆盖膜，从 而完成具有铁电电容器的铁电存储器。省略其详细说明。
在具有如上述的结构的铁电电容器Q2的上部电极61上，利用氧化度低 的第一导电性氧化膜57a，使与铁电膜56之间的界面变得平坦，提高电容器 特性。另外，利用氧的组成等于或接近化学计量组成的第二导电性氧化膜 57b，使得构成金属难以发挥催化剂作用，而且使晶体的密度均匀，使内部 的空穴(空心)极其小难以透过还原性气体。其结果，防止铁电膜56的还 原气体所引起的劣化。
而且，由于在第二导电性氧化膜57b上形成有由Ir等的贵金属构成的金 属膜58，因此提高上部电极61的导电性，使电阻减小。另外，金属膜58还 具有提高其上的金属氮化化合物膜59和导电性氧化膜57a、 57b之间的紧贴 性的功能。
金属氮化化合物膜59防止通过上部电极61上的层间绝缘膜64或接触孔66a而侵入的氢或水侵入到金属膜58，由此妨碍第一、第二导电性氧化膜 57a、 57b的还原，防止发生空穴。
通过如上所述的上部电极61，大幅度提高电容器的耐工序劣化能力，其 结果，能够使铁电电容器Qi的反转电荷量增多，使抗电压减小，使耐疲劳 性以及耐刻印性提高。
然而，在上部电极61中的四层结构中，用于使与铁电膜56之间的界面 变得平坦的第一导电性氧化膜57a，以及用于防止水、氢侵入第一导电性氧 化膜57a的金属氮化化合物膜59，是在特性提高中必要的。
因此，作为上部电极61的结构，除了四层结构以外，如图18 (a)所示， 还可以是在铁电膜56上形成有第一导电性氧化膜57a和金属氮化化合物膜 59的两层结构。另外，也可以将第一、第二导电性氧化膜57a、 57b作为一 个导电性氧化膜，在其上形成金属氮化化合物膜59。而且，如图18 (b)所 示，也可以是在第一导电性氧化膜57a和金属氮化化合物膜59之间形成有 贵金属制的金属膜58的三层结构，其中，上述金属膜58用于使电阻变小。
(第三实施方式)
图19、图20是表示本发明第二实施方式的铁电存储器(半导体器件) 及其制造方法的剖面图。此外，在图19、图20中，与图8 图17相同的附 图标记表示相同的要素。
首先，与如图9 (a)所示同样地，直至在第二层间绝缘膜47上形成导 电性插件51、 52为止，使用与第二实施方式相同的工序。通过用于形成导 电性插件51、 52的CMP，使得导电性插件51、 52的上表面的高度一般低于 第二层间绝缘膜47的上表面，在导电性插件51、 52的周围的第二层间绝缘 膜47上容易形成凹陷(recess) 47r。凹陷47r的深度为20nm 50nm，典型 的深度约为50nm左右。
凹陷对顺序形成在第二层间绝缘膜47上的从基底导电膜53到铁电膜56 为止的多个膜的各自的面取向产生影响，但是通过以下的工序能够减少该影 响。
首先，如图19 (a)所示，用氨(NH3)等离子体对第二层间绝缘膜47 的表面进行处理，从而使NH基与第二层间绝缘膜47的表面的氧原子结合。在与NH基结合的第二层间绝缘膜47的表面上，当在其上方堆积用于
构成基底导电膜53的Ti原子时，第二层间绝缘膜47的氧原子难以捕获Ti 原子，Ti原子能够在第二层间绝缘膜47的表面上自由移动。其结果，如图 19 (b)所示，在第二层间绝缘膜47上形成自组织成为(002)取向的Ti膜 53a。
在上述氨等离子体处理中，例如使用在距离硅衬底30约9mm (350mils) 的位置具有对置电极(未图示)的平行平板型的等离子体处理装置。而且， 向将压力调整为266Pa (2Torr)并使衬底温度保持40(TC的处理容器，以 350sccm的流量供给氨气，以100W的功率向硅衬底30侧供给13.56MHz的 高频，另外，以55W的功率向对置电极供给350kHz的高频，供给高频的时 间均为60秒钟，由此能够执行上述氨等离子体处理。
另外，Ti膜的形成条件如下例如，在将硅衬底30和Ti靶之间的距离 设定为60mm的溅射装置中，将Ar环境的压力设定为0.15Pa，将衬底温度 设定为15(TC，而且，向靶和衬底之间供给1.4kW的溅射DC功率，供给时 间为42秒钟。由此，在第二层间绝缘膜47上形成强(002)取向的Ti膜53a。 Ti膜53a的厚度例如为60nm。
接着，将硅衬底30放置在氮气环境中，并在衬底温度为65(TC、处理时 间为60秒钟的条件下，通过RTA进行热处理，由此使Ti膜53a氮化。由此， 如图20 (a)所示，在第二层间绝缘膜47上形成由(111)取向的TiN构成 的基底导电膜53。基底导电膜53的厚度优选40 200nm。在本实施方式中， 其厚度约为60nm。
此外，基底导电膜53不仅限于氮化钛膜，也可以形成钨膜、硅膜以及 铜膜中的任一个来作为基底导电膜53。
然而，根据凹陷47r的深度或Ti膜53a的形成条件，在由TiN构成的基 底导电膜53的上表面上形成凹部。在图20 (a)示出了该凹部。这样的凹部 有可能使形成在基底导电膜53上方的铁电膜56的结晶性劣化。
因此，在本实施方式中，如图20 (b)所示，通过CMP法，对基底导电 膜53的上表面进行研磨，从而使其变得平坦，去除上述凹部。虽然没有特 别限定了在该CMP中使用的研磨剂，但是在本实施方式中，使用Cabot Microelectronics Corporation制的SSW2000 (商品名)。因研磨误差，导致通过CMP进行了处理的基底导电膜53的厚度在硅衬
勺30面内或各个硅衬底30上有偏差。考虑到该偏差，在本实施方式中， i:控制研磨时间将CMP后的基底导电膜53的厚度的目标值设为10nm nm，优选20nm。
处于被研磨的状态的基底导电膜53的上表面因研磨而容易处于变形的 5。而且，若在晶体已变形的基底导电膜53的上方形成电容器的下部电 55，则下部电极55会受到该变形的影响，因此其结晶性会被劣化，而且 C上的铁电膜56的铁电特性劣化。
因此，如图20 (b)所示，使基底导电膜53的研磨面暴露在NHs等离 f中，由此使得基底导电膜56的晶体变形不会传递至形成在基底导电膜 1:方的膜。
由此，使构成其后形成的氧扩散阻挡膜54的元素在基底导电膜53的上 Lt容易移动，氧扩散阻挡膜54的晶体方位变得良好。因此，氧扩散阻 i 54上的下部电极55、铁电膜56的铁电特性变得良好。
如上述，使基底导电膜53的研磨面暴露在NH3等离子体中后的工序与 二实施方式相同。
因此，根据本实施方式，能够改善基底电极55、铁电膜56的晶体方位， l能够得到与第二实施方式相同的效果。
l四实施方式)
图21、图22是表示本发明第四实施方式的半导体器件的形成工序的剖 3。此外，在图21、图22中，与图8 图17相同的附图标记表示相同的
首先，如图20 (a)所示，直至在第二层间绝缘膜47上形成基底导电膜 为止的工序与第三实施方式相同。
然后，如图21 (a)所示，通过CMP法对基底导电膜35进行研磨，仅 哲件51、 52上及其周边的凹陷47r上残留该基底导电膜35。
然后，如图21 (b)所示，对导电性插件51、 52上的基底导电膜35和 二层间绝缘膜47实施氨等离子体处理。
由此，如图22 (a)所示，形成在基底导电膜53以及第二层间绝缘膜47上的氧扩散阻挡层54的晶体方位变得良好，与第三实施方式同样地，下
部电极膜55、铁电膜56的晶体方位也变得良好。
如上述，使基底导电膜53以及第二层间绝缘膜47的研磨面暴露在NH3 等离子体中后的工序经过与第三实施方式相同的工序，形成如图22 (b)所 示的结构的半导体器件。
(第五实施方式)
图23、图24是表示本发明第四实施方式的半导体器件的形成工序的剖 面图。此外，在图23、图24中，与图8 图17相同的附图标记表示相同的 要素。
首先，如图8 (a)所示，从在硅衬底30上形成STI31、 p阱32后到形 成第一层间绝缘膜42为止的工序与第一实施方式相同。
然后，如图23 (a)所示，通过光刻法，在覆盖绝缘膜41和第一层间绝 缘膜42上形成图案，从而形成分别使p阱32两侧附近的第二、第三源极/ 漏极扩散区域37、 38露出的第二、第三接触孔42b、 42c，并在这些接触孔 中形成导电性插件45b、 45c。导电性插件45b、 45c的形成方法与第一实施 方式相同。
接着，直接在第一层间绝缘膜42上形成基底导电膜53，并在其上形成 氧扩散阻挡膜54。在形成基底导电膜53时，可以采用与第三、第四实施方 式相同的方法。
接着，如图23 (b)所示，通过与第二实施方式相同的工序来形成从基 底导电膜53到第一层间绝缘膜64为止的结构。
接着，如图24 (a)所示，通过光刻法，在p阱32的中央附近的源极/ 漏极区域36上，从第三层间绝缘膜64开始进行局部蚀刻， 一直蚀刻到覆盖 绝缘膜41，从而形成接触孔64a。
然后，在接触孔64a中嵌入导电性插件79。通过与第二实施方式的第四 导电性插件69的形成方法相同的方法来形成导电性插件79。
进而，通过与第二实施方式相同的方法，在铁电电容器Q2上形成通孔
64b。
然后，如图24 (b)所示，在第三层间绝缘膜64上形成经由通孔64a而与电容器上部电极61连接的布线72。
根据以上的实施方式，在第三层间绝缘膜64上形成一次导电性插件79
即可，与第二实施方式相比，使工序简短。
此外，在上述第一 第五实施方式中，将PZT用作为铁电膜，但是，例 如，也可以通过热处理形成晶体结构为Bi层状结构或钙钛矿结构的膜。作 为这样的膜，除了 PZT膜以外，还可以列举掺杂了微量的La、 Ca、 Sr禾口/ 或Si等的PZT、 SBT、 BLT以及Bi系列层状化合物等的通式为XY03 (X、 Y为元素)的膜。另夕卜，用溶胶-凝胶法(sol-gel method)、有机金属分解法、 CSD (Chemical Solution Deposition:化学溶液沉积)法、化学气相蒸镀法、 外延生长法、溅射法、MOCVD法中的任意一种方法来形成铁电膜。
以上说明的实施方式仅是典型例，对于本领域技术人员来说，该各实施 方式的构成要素的组合、其变形以及变更是显而易见的，只要是本领域技术 人员，显然都能够在不脱离本发明的原理以及发明的保护范围的情况下进行 上述实施方式的各种变形。
权利要求
1.一种半导体器件，具有形成在半导体衬底上的铁电电容器，其特征在于，所述铁电电容器具有下部电极、形成在所述下部电极上的铁电膜、形成在所述铁电膜上的上部电极，所述上部电极是至少包括第一导电膜和形成在所述第一导电膜上的第二导电膜的层叠结构，所述第一导电膜由第一导电性贵金属氧化物构成，所述第二导电膜由金属氮化化合物构成。
2. 根据权利要求1所述的半导体器件，其特征在于，所述金属氮化化合物包含与构成所述第一导电性贵金属氧化物的金属元素不同的金属元素。
3. 根据权利要求1或2所述的半导体器件，其特征在于，具有形成在 所述第一导电膜和所述第二导电膜之间的第三导电膜，该第三导电膜由贵金 属构成。
4. 根据权利要求3所述的半导体器件，其特征在于，具有形成在所述 第一导电膜和所述第三导电膜之间的第四导电膜，该第四导电膜由第二导电 性金属氧化物构成。
5. 根据权利要求3或4所述的半导体器件，其特征在于，所述第一导 电性氧化物由与构成所述第三导电膜的所述贵金属相同的金属元素构成。
6. 根据权利要求3或4所述的半导体器件，其特征在于，所述第一导 电性氧化物由与构成所述第三导电膜的所述贵金属不同的金属元素构成。
7. 根据权利要求1至6中任一项所述的半导体器件，其特征在于，构 成所述第二导电膜的所述金属氮化化合物是含有两种以上的金属元素的氮 化化合物。
8. 根据权利要求4至7中任一项所述的半导体器件，其特征在于，构 成所述第四导电膜的金属元素和构成所述第一导电膜的金属元素是相同的 贵金属元素。
9. 根据权利要求4至7中任一项所述的半导体器件，其特征在于，构 成所述第四导电膜的金属元素和构成所述第一导电膜的金属元素由不同的 贵金属元素构成。
10. 根据权利要求8或9所述的半导体器件，其特征在于，所述第一导电膜是第一氧化物膜，使用组成参数Xl将该第一氧化物膜 表示为化学式AOxl，而且使用组成参数X2将该第一氧化物膜的实际组成表示为化学式AOc，其中，A为金属元素，所述第四导电膜是形成在所述第一导电膜上的第二氧化物，使用组成参数yl将该第二氧化物表示为化学式BOyl，使用组成参数y2将该第二氧化物 的实际组成表示为化学式BOy2，其中，B为金属元素，并且所述第四导电膜 由石墙状或柱状的晶体构成，所述第四导电膜是氧化比例比所述第一氧化物 膜高且所述组成参数xl、 x2、 yl及y2之间满足关系(y2/yl) > (x2/xl) 的第二氧化物膜。
11. 根据权利要求1至10中任一项所述的半导体器件，其特征在于， 构成所述上部电极的所述第一导电膜或所述第四导电膜的金属元素是铱或 钌。
12. 根据权利要求1至11中任一项所述的半导体器件，其特征在于， 所述第二导电膜是选自TiAlN膜、TiAlON膜、TaAlN膜、TaAlON膜中的一种膜。
13. 根据权利要求3至12中任一项所述的半导体器件，其特征在于， 所述第三导电膜是选自由铱膜、铂膜、钌膜、铑膜以及钯膜组成的组中的一 种膜。
14. 一种半导体器件的制造方法，其特征在于， 包括在半导体衬底的上方形成下部电极的工序， 在所述下部电极上形成铁电膜的工序， 在所述铁电膜上形成上部电极的工序； 形成所述上部电极的工序包括在所述铁电膜上形成由第一贵金属氧化膜构成的第一导电膜的工序， 在所述第一导电膜上形成由含有氮的金属化合物构成的第二导电膜的 工序。
15. 根据权利要求14所述的半导体器件的制造方法，其特征在于，形 成所述第二导电膜的工序使用溅射法。
16. 根据权利要求14或15所述的半导体器件的制造方法，其特征在于，在形成所述第一导电膜的工序之后且形成所述第二导电膜之前，包括在所述 第一导电膜上形成由贵金属膜构成的第三导电膜的工序。
17. 根据权利要求14至16中任一项所述的半导体器件的制造方法，其 特征在于，在形成所述第一导电膜的工序之后，包括在所述第一导电膜上形成由第 二贵金属氧化膜构成的第四导电膜的工序，在氧气流量相对于氩气流量的比例大于形成所述第一导电膜时的氧气 流量相对于氩气流量的比例的气体流量的溅射条件下形成所述第四导电膜， 使得所述第四导电膜中的氧化比例比所述第一导电膜高。
18. 根据权利要求14至17中任一项所述的半导体器件的制造方法，其特征在于，在形成所述铁电膜以及所述第一导电膜后，包括如下工序在非 活性气体和氧化性气体的混合环境中，利用第一温度对所述半导体衬底进行 热处理的工序。
19. 根据权利要求17或18所述的半导体器件的制造方法，其特征在于，在形成所述第四导电膜后，包括如下工序在非活性气体和氧化性气体的混合环境中，利用第二温度对所述半导体衬底进行热处理的工序。
20. 根据权利要求14至19中任一项所述的半导体器件的制造方法，其 特征在于，在形成所述铁电膜之后且形成所述第一导电膜之前，包括在非活性气体和氧化性气体的混合环境中，利用第三温度对所述铁电膜 进行热处理的工序，形成比所述铁电膜薄的非结晶铁电膜的工序；进而，在形成所述第一导电膜后，包括如下工序在含有氧的环境中，利用比所述第三温度更高的温度对所述铁电膜进行热处理，从而使所述铁电 膜晶体化。
全文摘要
提供一种半导体器件及其制造方法。在具有形成于半导体衬底上的铁电电容器的半导体器件中，铁电电容器由下部电极、铁电膜以及上部电极构成该上部电极至少包括第一导电膜和形成在所述第一导电膜上的第二导电膜，所述第一导电膜由第一导电性贵金属氧化物构成，所述第二导电膜由金属氮化化合物构成，而且，在第一导电膜和第二导电膜之间夹持有由第二导电性贵金属物构成的第三导电膜和由贵金属构成的第四导电膜。
文档编号H01L21/8246GK101627470SQ20078005216
公开日2010年1月13日 申请日期2007年3月14日 优先权日2007年3月14日
发明者王文生 申请人:富士通微电子株式会社