具有柔顺性的微电子组件及其方法

专利名称：具有柔顺性的微电子组件及其方法
技术领域：
本发明涉及晶片级和半导体芯片级封装。更具体地讲，本 发明涉及改进的柔顺性晶片和柔顺性半导体封装结构和它们的制作方 法。
背景技术：
微电子器件例如半导体芯片典型地需要具有与其它电子 部件之间的许多输入和输出连接部。半导体芯片或其它类似器件的输 入和输出触点通常被布置成栅状图案，其基本上覆盖器件的表面(通 常称作"区域阵列")，或被布置成延长的排，它们可以平行于和靠近器 件的前表面的每个边缘延伸，或布置在前表面的中心。典型地，各种 器件例如芯片必须物理安装在衬底例如印刷电路板上，并且器件的触 点必须电连接至电路板的导电特征。半导体芯片通常被提供于封装中，以便于在芯片制造过程 中和在将芯片安装到外部衬底例如印刷电路板或其它电路板上的过程 中传送芯片。例如，许多半导体芯片被提供在适合于表面安装的封装 中。大量的这种一般类型的封装已为各种用途提出。最通常地，这样 的封装包括介电元件，通常称作"芯片载体"，具有在介电材料上电镀或蚀刻金属结构而形成的端子。这些端子典型地通过沿着芯片载体本 身延伸的特征例如薄迹线以及通过延伸于芯片触点和端子或迹线之间 的精细引线或布线而被连接至芯片本身的触点。在表面安装操作中， 封装被安置在电路板上，从而封装上的每个端子对准电路板上的相应 的触点垫。焊料或其它结合材料提供于端子和触点垫之间。通过加热 组件以便使焊料熔化或"回流"或以其它方式激活结合材料，封装可以 永久性地结合就位。许多封装包括焊接块，其形式为焊料球，典型地直径为大 约0.1 mm和大约0.8 mm (5和30密耳)范围内，附连于封装的端子。 具有从其底表面突伸一个阵列的焊料球的封装通常称作球栅阵列或 "BGA"封装。其它封装，称作矩栅阵列或"LGA"封装，通过焊料形成 的薄层或焊盘而被紧固至衬底。这种类型的封装可以非常紧凑。某些 封装，通常称作"芯片级封装"，所占据的电路板面积等于或仅仅略大 于封装中组合的器件的面积。这一点是有利的，因为能够减小组件的 整体尺寸，并且允许使用衬底上各种器件之间的短互联，这反过来又 限制了器件之间的信号传播时间，并且因此而便于组件以高速操作。包括封装的组件可能遭受因器件和衬底的不同热膨胀和 收縮引起的应力。在操作过程中，以及在制造过程中，半导体芯片趋 向于膨胀和收縮与电路板的膨胀和收縮量不同的量。在封装的端子被 相对于芯片或其它器件固定的情况下，例如通过使用焊料，这些效应 趋向于引起端子相对于电路板上的触点垫移动。这可能在将端子连接 至电路板上的触点垫的焊料中产生应力。如美国专利5，679，977、 5,148,266、 5,148,265、 5，455，390以及5,518,964 (这些文献的公开内 容以引用方式并入本申请中)的某些优选实施方式所公开，半导体芯 片封装件的端子可以相对于组合于封装中的芯片或其它器件移动。这 样的运动可以对相当程度的不同膨胀和收縮作出补偿。测试封装器件提出了另一严重问题。在一些制造工艺中， 需要在封装器件的端子和测试夹具之间产生临时连接，并且通过这些 连接操作器件以确保器件完全发挥功能。通常，这些临时连接必须在 不将结合封装的端子结合至测试夹具的情况下实现。重要的是，需要确保所有端子被可靠地连接至测试夹具的导电元件。然而，难以通过 抵靠着简单的测试夹具例如具有平面形触点垫的常规电路板按压封装
而实现连接。如果封装的端子不是共面的，或者如果测试夹具的导电 元件不是共面的，则一些端子将不能接触它们在测试夹具上的相应触
点垫。例如，在BGA封装中，附连于端子的焊料球的直径差异，和芯 片载体的非共面度，可能引起一些焊料球处在不同的高度。这些问题可以通过使用专门构造的具有特殊配置以补偿 非共面度的测试夹具而得以减轻。然而，这样的特征导致测试夹具的 成本升高，并且在一些情况下，将一些不可靠性引入了测试夹具本身。 这一点是特别不理想的，因为测试夹具，以及器件与测试夹具之间的 接合，应当比封装器件本身更可靠，以便提供有意义的试验。另外， 适用于高频操作的器件典型地必须通过施加高频信号来测试。这就要 求对测试夹具中的信号路径的电学特性施加某些限制，这会进一步导 致测试夹具的结构复杂。此外，当测试具有与端子连接的焊料球的晶片和封装器件 时，焊料趋向于聚集在测试夹具的与焊料球接合的部位上。这种焊料 参与物的聚集可能会縮短测试夹具的寿命和损害其可靠性。各种方案被提出以解决前述问题。前述专利中公开的一些 封装的端子能够相对于微电子器件移动。这样的运动可以在测试过程 中补偿一定程度的端子非共面度。均授予Nishiguchi等的美国专利5,196,726和5,214,308公 开了一种BGA型措施，其中芯片的表面上的凸块引线被容纳在衬底上 的杯状插槽中，并且通过低熔点材料结合在其中。授予Beaman等的 美国专利4,975,079公开了一种芯片试验插槽，其中测试衬底上的拱形 触点布置在圆锥形导向件内。芯片被强制抵靠在衬底上，从而进入圆 锥形导向件的焊料球与衬底上的拱形针接合。所施加的力足以使得拱 形针实际中导致芯片的焊料球变形。 BGA插槽的另一实施例可以见于1998年9月8日授权的 共同转让的美国专利5,802,699，所述文献的公开内容以引用方式并入 本申请。'699专利公开了一种片材状连接器，其具有多个孔。每个孔设有至少一个弹性层合触点，所述触点向内延伸到孔上。BGA器件的 凸块引线前进到孔中，从而凸块引线与触点接合。组件可以被测试， 并且如果被认为可接受，则凸块引线可以永久性地结合至触点。 2001年3月20日授权的共同转让的美国专利6,202,297， 所述文献的公开内容以引用方式并入本申请，公开了一种用于具有凸 块引线的微电子器件的连接器以及制造和使用连接器的方法。在'297 专利的一个实施方式中，介电衬底具有从前表面向上延伸的多个柱。 所述柱可以被布置成一个阵列的柱组，每个柱组之间限定出间隙。大 致层合的触点从每个柱的顶部延伸。为了测试器件，器件的凸块引线 分别插入相应的间隙内，从而与扫掠持续插入的凸块引线的触点接合。 典型地，随着凸块引线被插入间隙中，触点的远侧部分朝向衬底向下 和向外背离间隙的中心偏转。共同转让的美国专利6，177，636，所述文献的公开内容以引 用方式并入本申请，公开了一种方法和设备，用于提供微电子器件和 支撑衬底之间的互联。在'636专利的一个优选实施方式中，制造微电 子器件互联部件的方法包括提供柔性芯片载体，其具有第一和第二表 面，以及将导电片材连接至芯片载体的第一表面。导电片材随后被选 择性地蚀刻以产生多个基本上刚性的柱。柔顺层提供在支撑结构的第 二表面上，并且微电子器件例如半导体芯片与柔顺层接合，从而柔顺 层安置在微电子器件和芯片载体之间，并且留下柱从芯片载体的暴露 表面突伸。柱被电连接至微电子器件。柱形成突伸封装端子，其可以 接合在插槽中，或形成焊料，其结合至衬底例如电路板上的特征。由 于柱可相对于微电子器件移动，因此这样的封装基本上能够适应于当 器件被使用时器件和支撑衬底之间的热膨胀系数失配。另外，柱的末 端可以共面或近乎共面。最近，DRAM封装被研制出来，其以几GHz之上的频率 操作，由于长布线的高阻抗，使得其难以使用线材结合来进行互联。 对于传统倒装芯片封装件，印刷电路板(CTE 14-16)和硅(CTE3-4) 之间的热失配可以引起外周BGA剥离。因此，在球封装层下面优选具 有足够的柔顺性(例如低弹性模量并且厚)，以便补偿在热循环过程中产生的机械应力。平版印刷方法具有多种缺点。第一个缺点是具有大约40 微米厚度的柔顺层是通过旋涂工艺形成的，这种工艺要求非常低的每 分钟转数。由于低的每分钟转数，这样的柔顺层趋向于是非均匀的。 第二个问题是平版印刷过程会导致这样的结构，其具有直壁或具有反 转角度的壁，以便在顶部和底部凸块偏转部产生高应力金属化。网式 印刷方法具有多种缺点，其中包括1)用于聚合物的网式印刷过程精 度低，从而所产生的凸块的厚度变化为50-60微米；以及2)网式印刷 过程的产量低，因为存在大量的变形凸块。虽然现有技术中有了上述进展，但仍需要有一种改进的方 法来制作微电子封装，并且需要提供具有球下凸块柔顺性的微电子封 装，例如具有球下凸块柔顺性的DDR封装。

发明内容
本发明提供了改进的方法，用于制作具有球下凸块柔顺性 例如具有硅酮球下凸块(SUB)的微电子封装。在一个实施方式中， 本发明使用平面化步骤，在这一过程中，网式印刷凸块被利用传统研 磨设备研磨。在研磨凸块之后，凸块上的锋利边缘可以通过沉积光成 像层例如光成像硅酮而被光滑化。因此，在一个实施方式中，球下凸 块至少部分地如下形成即在晶片上网式印刷柔顺性凸块，在网式印 刷的柔顺性凸块上施加保护涂层，利用研磨方法平面化网式印刷凸块， 以及通过施加附加光成像柔顺层而使得研磨的柔顺性凸块光滑化。在本发明的一个优选实施方式中， 一种制作微电子组件的 方法包括提供微电子元件，其具有第一表面和可在第一表面处触及的 触点。微电子元件可以包括半导体晶片，晶片具有一或多个存储芯片， 或者晶片具有一或多个双数据速率(DDR)芯片，例如DDR3或DDR4 芯片。在一个实施方式中，微电子元件可以还包括单一芯片，例如单 一存储芯片。所述方法包括在微电子元件的第一表面上提供柔顺性凸 块，和在柔顺性凸块和微电子元件的第一表面上沉积牺牲层，从而牺 牲层覆盖柔顺性凸块。牺牲层可以是光成像层。牺牲层可以包括硅酮。
在一个实施方式中，基于硅酮的材料(3-2000MPa)是球 下介电材料或柔顺层的良好的候选材料。这些材料优选有至少两种涂 布方法。第一种方法涉及印刷硅酮材料例如由Dow Corning出售的 WL-6910。第二种方法涉及使用光成像材料。这两种方法可以单独或 组合使用。所述方法理想地包括研磨牺牲层和柔顺性凸块，以便平面 化柔顺性凸块的顶表面，从而柔顺性凸块的平面化顶表面穿过牺牲层 可被触及。在一个实施方式中，平面化顶表面优选是大致平坦的。柔 顺性凸块理想地具有位于平面化顶表面周围的倾斜侧面，从而倾斜侧 面在去除牺牲层步骤的过程中被暴露。在研磨步骤后，牺牲层被去除， 以暴露触点和柔顺性凸块的位于平面化顶表面周围的部分。导电迹线 优选提供有第一端部，其与触点电连接，和第二端部，其层叠于柔顺 性凸块的平面化顶表面上。导电迹线理想地由导电材料制成，例如铜， 金，镍，它们的合金、组合物和复合材料。导电元件例如焊料球、导 电柱和导电针可以被提供成与导电迹线的第二端部接触。导电元件可 以由导电材料制成，例如铜，铜合金，金，以及它们的组合物。所述 方法可以还包括切分微电子元件，以提供具有至少一个芯片的单独的 芯片封装件。在一个优选实施方式中，在去除牺牲层之后，硅酮层被沉 积在微电子元件的第一表面和柔顺性凸块上。硅酮层可以被选择性地 去除，以便暴露出可在微电子元件的第一表面处触及的触点。在一个实施方式中，所述方法包括提供导电柱，其与导电 迹线的第二端部接触，导电柱层叠于柔顺性凸块上并且背离微电子元 件的第一表面突伸，从而导电柱与微电子元件的触点电互联。导电柱 的末端优选限定出微电子组件上的最高点。在一个实施方式中，柔顺性凸块被这样提供，即沉积具有 在3-2O00 MPa的范围内的弹性模量的材料层，和选择性地去除低弹性 模量材料层的一些部分，用于形成柔顺性凸块。在另一实施方式中， 柔顺性凸块被这样提供，即在微电子元件的第一表面上网式印刷可固 化材料的凸块，和固化所述可固化材料以形成柔顺性凸块。柔顺性凸块理想地由选自下面一组的材料制成硅酮，硅酮-聚酰亚胺共聚物， 柔韧性环氧树脂，聚酰亚胺，热固性聚合物，含氟聚合物，热塑性聚 合物。在一个实施方式中，导电柱具有与一个柔顺性凸块相邻的 基部和远离柔顺性凸块的末端。导电柱理想地具有大约10-500微米的 高度。在另一实施方式中，至少一个导电柱具有截头圆锥形状，其基 部的直径为大约30-600微米，末端的直径为大约10-200微米。在本发明另一优选实施方式中， 一种制作微电子组件的方 法包括提供微电子元件，例如半导体晶片或DDR芯片，其具有第一 表面和可在第一表面处触及的触点，在微电子元件的第一表面上提供 介电凸块，和在介电凸块上沉积牺牲层。介电凸块可以由下述制成材 料，例如硅酮，硅酮-聚酰亚胺共聚物或混聚物，柔韧性环氧树脂，聚 酰亚胺，热固性聚合物，含氟聚合物，和热塑性聚合物。所述方法可 以包括研磨牺牲层和介电凸块，以便平面化介电凸块的顶表面，从而 平面化顶表面穿过牺牲层可被触及。在研磨步骤后，牺牲层可以被去 除，以便进一步暴露介电凸块和暴露触点。介电层可以被沉积在微电 子元件的第一表面和介电凸块上。介电层可以被选择性地去除，以暴 露可在微电子元件的第一表面处触及的触点。导电迹线可以被形成为 具有第一端部，其与触点电连接，和第二端部，其层叠于介电凸块的 平面化顶表面上。导电元件，例如焊料球、导电柱和导电针，可以被 提供称与导电迹线的第二端部接触。导电迹线可以由导电材料制成，例如铜，金，镍，它们的 合金、组合物和复合材料。导电元件可以是布置在介电凸块的顶部上 的导电柱，从而每个导电柱的高度为大约50-300微米。导电元件优选 由导电材料制成，例如铜，铜合金，金，以及它们的组合物。在本发明另一优选实施方式中， 一种制作微电子组件的方 法包括提供半导体晶片，其具有第一表面和可在第一表面处触及的 触点，在半导体晶片的第一表面上形成柔顺性凸块，在柔顺性凸块上 沉积牺牲层，和研磨牺牲层和柔顺性凸块，以便平面化柔顺性凸块的 顶表面，从而柔顺性凸块的平面化顶表面可被过牺牲层穿触及。所述方法可以包括在研磨步骤后去除牺牲层，以便暴露柔顺性凸块和触点， 在微电子元件的第一表面和柔顺性凸块上沉积硅酮层，和选择性地去 除硅酮层，以便暴露可在半导体晶片的第一表面处触及的触点。导电 迹线被提供成具有第一端部，其与触点电连接，和第二端部，其层叠 于柔顺性凸块的平面化顶表面上。导电元件优选被提供围与导电迹线 的第二端部接触。微电子元件可以被切分，以提供多个单独的芯片封 装件。导电元件可以是导电柱。导电元件或导电柱可以被电镀在 导电迹线的第二端部的顶部，从而导电元件/柱层叠于柔顺性凸块上。 —种微电子组件包括半导体晶片，其具有第一表面和可在 第一表面处触及的触点，和层叠于半导体晶片的第一表面的柔顺性凸 块上，从而每个柔顺性凸块具有平面形顶表面，例如平坦表面。组件 理想地包括层叠于半导体晶片的第一表面和柔顺性凸块上的硅酮层， 从而柔顺性凸块的平面形顶表面和触点穿过硅酮层可被触及。组件优 选包括导电迹线，其具有与触点电连接的第一端部和层叠于柔顺性凸 块的平面化顶表面上的第二端部，和导电元件，其与导电迹线的第二 端部接触。导电元件可以是焊料球、导电柱或导电针。半导体晶片可 以包括一或多个存储芯片。晶片可以还包括一或多个双数据速率 (DDR)芯片，例如DDR3或DDR4芯片。在一个优选实施方式中，柔顺性凸块或柔顺层优选由具有 低弹性模量的材料制成。柔顺层可以由下述材料制成，例如硅酮，柔 韧性环氧树脂，聚酰亚胺，热固性聚合物，含氟聚合物和热塑性聚合 物。微电子组件理想地包括细长的导电元件，用于将导电元件 (例如导电柱)和微电子元件的触点电互联。所述细长的导电元件可 以包括下述材料，例如铜，金，镍，它们的合金、组合物和复合材料。 在一个优选实施方式中，所述细长的导电元件可以是结合带或导电迹 线。所述细长的导电元件优选延伸越过柔顺性凸块或介电凸块。在一个实施方式中，导电柱中的至少一个可以被布置在柔 顺性凸块中的至少一个的顶部。在其它优选实施方式中，每个导电柱
15被布置在一个柔顺性凸块的顶部上。在其它优选实施方式中，两个或
以上的导电柱可以布置在单一柔顺性凸块的顶部上。每个导电柱理想 地具有与柔顺性凸块相邻或柔顺层的基部和远离柔顺性凸块或柔顺层
的末端。导电柱优选具有比焊料掩膜的厚度更高的高度，从而柱是微 电子组件上的最高/最突出结构。结果，在测试微电子组件的过程中， 导电柱的末端是与测试板上的导电垫接合的第一个元件。在一个优选
实施方式中，导电柱理想地具有大约50-300微米的高度。在一个优选 实施方式中，导电柱中的至少一个具有截头圆锥形状，其基部的直径 为大约100-600微米，末端的直径为大约40-200微米。导电柱可以由 导电材料制成，例如铜，铜合金，金，以及它们的组合物。柔顺性凸块优选具有与微电子元件的第一表面相隔的顶 表面和延伸在柔顺性凸块的顶表面和微电子元件的第一表面之间的倾 斜表面。导电迹线理想地延伸越过柔顺性凸块的倾斜表面。本发明的这些和其它优选实施方式将在后文中详细描述。


图l-8示出了根据本发明的一个优选实施方式制作微电子 组件的方法。图9-11示出了根据本发明另一优选实施方式制作微电子 组件的方法。图12-13示出了根据本发明又一优选实施方式制作微电子 组件的方法。图14A-14J示出了根据本发明的一个优选实施方式制作微 电子组件的方法。图15示出了图14J中的微电子组件被抵靠在测试板上。
具体实施例方式参看图1，根据本发明的一个优选实施方式，晶片20包括 顶表面22，其具有可在顶表面处被触及的触点(未示出)。晶片20还 包括与顶表面22相反的底表面24。在一个实施方式中，晶片是具有多个半导体芯片的半导体晶片。在另一实施方式中，晶片具有多个存储芯片例如DRAM或DDR芯片。在高度优选的实施方式中，晶片具 有一或多个DDR3或DDR4芯片。
参看图2，具有开口 28的模板或印刷网26与晶片20的顶 表面22并置。可固化材料30例如硅酮被经过模板中的开口 28网式印 刷到晶片20的顶表面22上。网式印刷材料30优选形成多个可固化材 料的凸块32，它们层叠于晶片20的第一表面22上。所述多个可固化 凸块32优选不覆盖可在晶片20的第一表面22处被触及的触点(未示 出)。在凸块已经被模板印刷到晶片上之后，凸块32被固化，以提供 柔顺性凸块。
在一个实施方式中，晶片可以被替换为单一微电子芯片， 例如存储芯片。介电钝化层(未示出)可以被沉积或附着在晶片20 的顶表面22上。钝化层可以是Si02钝化层，通常可见于半导体芯片 的触点承载表面上。在另一实施方式中，单独的介电钝化层可以被使 用，例如环氧树脂，聚酰亚胺树脂，透光介电材料，等等。当单独的 钝化层被使用时，钝化层可以被旋涂在顶表面上并且在顶表面上聚集 成平面片材形式，或者，介电片材可以借助于本领域技术人员公知和 使用的任何一种电子器件级粘合剂被层合在顶表面上。钝化层优选覆 盖晶片20的顶表面22，并且留下触点(未示出)被暴露，从而导电 元件例如细长的迹线或结合带可以被附着至触点(例如通过电镀)。
在一个实施方式中，柔顺性凸块优选被沉积或层合在钝化 层(未示出)的暴露表面上。柔顺性凸块可以被形成为和/或具有共同 转让的美国专利6，211，572、6，284,563、6，465，878、6,847，101和6，847，107 以及共同未决的美国申请09/020,647和10/873,883中公开的形状，上 述文献的公开内容以引用方式并入本申请。[TESSERA 078系列案]柔 顺性凸块可以利用可固化液体被模板印刷、网式印刷或转印模制在钝 化层上，所述液体在固化后将粘附在钝化层上。或者，柔顺性凸块可 以借助于电子器件级别的粘合剂以固化柔顺性垫的形式附着在钝化层 的暴露表面上。柔顺性凸块可以被由各式各样的材料形成，例如低弹 性模量材料。柔顺性凸块还可以由聚合物和其它材料制造，例如硅酮，柔韧性环氧树脂，聚酰亚胺和其它热固性聚合物，含氟聚合物，和热 塑性聚合物。
电镀籽晶层(未示出)可以被沉积在前述组件的顶部上， 例如通过使用溅镀操作。典型的电镀籽晶层材料包括钯(对于无电镀)， 钛，钨，镍，铬。然而，在其它优选实施方式中，主要由铜构成的籽 晶层可以被使用。
导电迹线优选与导电迹线的第一端部靠近的触点电互联， 并且延伸至层叠于柔顺性凸块中的一个上的第二端部。导电迹线可以 直接电镀在触点上。优选的导电迹线材料包括铜，金，镍，它们的合 金、组合物和复合材料。
焊料掩膜层可以被沉积或层合在组件的顶部上，从而只有 导电迹线的第二端部被暴露。掩蔽层可以是介电材料。焊料掩膜可以 包括网式印刷、曝光和显影形成的片材或层合片材，光阻材料，或者 可以包括派瑞林，环氧树脂，聚酰亚胺树脂，含氟聚合物，等等，其 沉积或层合在组件上。
参看图3，牺牲保护涂层34优选设置在柔顺性凸块32的 顶部上。牺牲保护涂层34覆盖柔顺性凸块、晶片20的第一表面22 以及可在晶片的第一表面处被触及的触点[未示出]。如后面更详细描 述，牺牲保护层34为柔顺性凸块32提供了支撑基体，并且在进一步 加工步骤中保护晶片20的第一表面22。
参看图4，牺牲保护层34和柔顺性凸块32优选被平面化 以在凸块顶部上形成平坦的平表面。在一个实施方式中，柔顺性凸块 被研磨或喷砂，以去除牺牲保护层和柔顺性凸块的一些部分。如示于 图4，牺牲保护层34的一些部分被去除，以便暴露柔顺性凸块32的 一些部分(即平面形顶表面)。柔顺性凸块被研磨或喷砂以便在柔顺性 凸块32的顶部上形成大致平坦的平表面36。平表面36穿过牺牲保护 层34可被触及和/或暴露。牺牲保护层34提供了支撑基体，其防止柔 顺性凸块32在研磨过程中移动。此外，牺牲层34保护可在晶片20 的第一表面22处被触及的一或多个触点38。因此，牺牲保护层34保 护晶片的第一表面，并且防止可能因研磨的柔顺性凸块32的残余物导致的第一表面被污染。
参看图5，在研磨柔顺性凸块之后，牺牲层被去除，以暴 露晶片20的第一表面22、可在第一表面22处被触及的一或多个触点 38和柔顺性凸块32的侧面。
参看图6，光成像层40，通常也被称作拱层，被沉积在晶 片的第一表面22、研磨的柔顺性凸块32和一或多个触点(未示出) 的顶部上。在一个优选实施方式中，光成像层40被旋涂在晶片和柔顺 性凸块的顶部上。在一个优选实施方式中，层40是光成像硅酮层，例 如通常以商品名Dow Corning WL-5150或WL-6910销售的硅酮。光成 像层40优选要将研磨的柔顺性凸块32上可能有的任何锋利边缘光滑 化。优选去除锋利边缘以避免应力集中，从而任何延伸经过边缘的导 电元件不会在热循环过程中被额外的应力损坏。
参看图7，光成像层40的一些部分被选择性地去除，以暴 露可在晶片20的顶表面处被触及的一或多个触点(未示出)。
参看图8，导电迹线42被形成在柔顺性凸块32和晶片20 的第一表面的顶部上。导电迹线42优选具有第一端部，其与晶片的第 一表面上呈现的一或多个触点(未示出)电互联，和第二端部，其层 叠于设置在柔顺性凸块32的顶部上的平表面36上。导电迹线可以通 过各种方法被形成，例如沉积金属、然后通过去除金属以形成细长的 导电元件。在导电迹线42已经被形成之后，悍料掩膜层44可以被沉 积在导电迹线42、柔顺性凸块32和晶片20的第一表面的顶部上。焊 料掩膜层44的一些部分可以被去除以便暴露导电迹线42的层叠于柔 顺性凸块32的顶部平表面36上的第二端部。为了与外部元件例如印 刷电路板形成电互联，导电元件46例如焊料球可以被沉积在焊料掩膜 层44中的开口中。导电元件46，例如焊料球，优选与导电迹线42的 第二端部电互联。导电元件46可以被回流处理以形成位于柔顺性凸块 36的顶部上的导电凸块。导电元件46优选通过导电迹线42与晶片20 上的一或多个触点接触。
参看图8，导电元件46被形成在每个导电迹线的第二端部 的顶部上。导电元件46可以被电镀或沉积，从而它们突伸到半导体晶19片或芯片的顶面上方。在一个优选实施方式中，每个导电元件优选连 接至导电迹线的第二端部。
在一个实施方式中，导电元件46可以被用于将微电子组 件与外部衬底例如印刷电路板永久性地连接。导电元件可以包括可熔 材料例如焊料。导电元件46可以被回流处理以便将微电子组件与电路 化衬底永久性地连接。
参看图9，根据本发明的另一实施方式，微电子组件利用 前面参照图1-7描述的一或多个步骤被形成。微电子组件包括光成像 层140，其沉积在具有平面化顶表面的研磨柔顺性凸块132的顶部上。
参看图10，光成像层140的一些部分被选择性地去除，以 便暴露柔顺性凸块132的顶部上的平表面136。去除光成像层140还 暴露出可在晶片120的第一表面处被触及的一或多个触点138。光成 像层140产生在位于每个凸块的顶部上的柔顺性凸块132的区域内。
参看图11，导电迹线142优选形成在光成像层140的顶部 上。导电迹线142优选从柔顺性凸块132的顶部平表面136延伸至可 在晶片120的第一表面处被触及的一或多个触点(未示出)。导电迹线 142可以被如下形成，即在晶片的顶部上沉积导电金属层，并且选择 性地去除金属以形成导电迹线。阻焊材料层144优选沉积在导电迹线 142的顶部上。阻焊层144可以被选择性地去除，以暴露位于柔顺性 凸块132的平表面的顶部上的导电迹线的第二端部。导电元件146， 例如焊料球、导电柱或导电针，可以被沉积在暴露的导电迹线142的 第二端部的顶部上。
图12示出了一种微电子组件，其类似于图10所示组件。 该微电子组件包括半导体晶片220具有第一表面，带有可在第一表面 处被触及的一或多个触点238。微电子组件还包括具有平表面236的 柔顺性凸块232。
参看图13，导电迹线242被形成在具有平表面的柔顺性凸 块232的顶部上。导电迹线具有第一端部，其与可在晶片220的第一 表面处触及的一或多个触点电互联，和第二端部，其层叠于柔顺性凸 块232的平表面236上。焊料掩膜层244可以被沉积在导电迹线242的顶部上。焊料掩膜层244可以被选择性地去除，以暴露位于柔顺性 凸块232的平表面的顶部上的导电迹线242的第二端部。细长的导电 柱236或针可以被设置在柔顺性凸块232的平表面的顶部上。在一个 优选实施方式中，导电柱246被电镀在柔顺性凸块232的顶部上。在 其它优选实施方式中，导电柱246利用模具被沉积在柔顺性凸块的顶 部上。在其它优选实施方式中，导电柱246被离开微电子组件预形成， 然后附连于柔顺性凸块232的顶部平表面上。导电柱246优选通过导 电迹线244与晶片上的一或多个触点电互联。在一个优选实施方式中， 导电柱246具有大致平坦的末端。导电柱246的大致平坦末端250可 以位于公共平面内。
柱的尺寸可以在大范围内变化。在一个优选实施方式中， 柱具有位于柔顺层的顶表面上方大约50-300.微米的高度。每个柱246 具有与柔顺性凸块相邻的基部和远离柔顺层的末端250。导电柱246可以由任何导电材料形成，但理想地由金属材料形成，例如铜，铜合 金，金，以及它们的组合物。例如，导电柱246可以由铜形成，其中 金层提供在柱的表面上。
参看图14A，在一个优选实施方式中，半导体晶片320， 例如DRAM晶片，具有顶表面322和远离顶表面的底表面324。晶片 320包括可在它们的顶表面处被触及的触点338。柔顺性凸块332优选 设置在晶片320的顶表面322的顶部上。在一个实施方式中，柔顺性 凸块332通过在晶片320的顶部上模板印刷或网式印刷可固化材料块 而被形成。可固化材料块优选被固化、然后抛光或研磨，以提供具有 大致平坦的顶部平表面336的柔顺性凸块332。
参看图14B,籽晶层340理想地被沉积晶片320、 一或多 个触点338和柔顺性凸块332的顶表面上。在一个优选实施方式中， 籽晶层被溅镀在晶片的顶表面上。籽晶层340可以包括导电金属，例 如钛。
参看图14C,光阻层345被沉积在籽晶层340的顶部上。 在一个优选实施方式中，光阻层345是电泳光阻层。光阻层然后被曝 光，并且光阻层345的一些部分被选择性地去除，以提供一或多个开21P 352。
参看图14D，导电引线或迹线342优选电镀在光阻层345 中的开口上。如示于图14D，导电迹线342具有第一端部354，其与 晶片上的触点338接触，和第二端部356，其层叠于柔顺性垫332的 平表面上。
参看图14E，光阻层345随后被剥离或去除。参看图14F， 第二光阻层358被沉积在导电迹线342、触点338和柔顺性凸块332 上。第二光阻层358可以包括电泳光阻层。第二光阻层358被曝光以 产生对准导电迹线342的第二端部356的开口 360。
参看图14G，导电针350优选通过在第二光阻层358中的 开口中电镀针而形成在柔顺性凸块的顶部上。在一个实施方式中，导 电针由铜制成。
导电柱350优选通过导电迹线342与晶片上的触点338电 互联。
参看图14H，在导电柱350被电镀之后，第二光阻层被去 除以便暴露导电迹线342。参看图14H和141，籽晶层340被从晶片 320的顶表面322去除。
参看图14J，介电包覆层362或焊料掩膜层被沉积在晶片 320的顶表面上。介电包覆层362覆盖导电迹线342和柔顺性凸块332 的一些部分。介电包覆层362中形成有开口 364，导电柱350突伸穿 过所述开口。
参看图15，图14J中的晶片级组件可以通过提供测试板 370而被测试，所述测试板具有导电元件例如探针372。探针372被抵 靠在微电子组件上的导电柱350上，以便对微电子组件进行老化试验 和/或测试。探针372和导电柱350之间的任何非共面度通过柔顺性凸 块332的柔顺性而被补偿。
传统晶圆级老化试验(BI)技术使用临时晶圆载体以便进 行单独的晶圆老化试验和测试。需要在这样的临时载体上安装单独的 晶圆极大地增加了批量生产技术中的老化试验成本。传统晶片级老化 试验(WLBI)技术典型地包括牺牲金属层方法和直接接触方法。牺牲金属层方法要求沉积临时重新分布的金属层，其在测试之后被去除， 因此会增加制造过程的复杂性。其它问题包括，老化试验在封装之前 被实施，而同封装制品相比裸晶圆对环境的敏感度高得多，因此会因 传送和环境问题降低产量。直接接触晶片级老化方法允许并行地测试 许多器件。老化试验系统中的与每个针独立地相接的全晶片接触器是 通过微弹簧或通过顶针实现的。然而，具有非常高的针数和非常小的 间距的全接触探针卡是很昂贵的。
本发明将柔顺性组合到封装中。在每个单独的输入/输件的 下面提供的柔顺性凸块能够实施晶片级测试而不需要插件，因为柔顺 性凸块能在晶片级检测过程中通过输入/输出件的变形补偿它们的非 共面度。另外，在优选实施方式中，铜针或导电柱替换了 BGA球，从 而要求更小的插入力和更小的触点阻力。另外，本发明允许晶片级老 化试验[WLBI]和测试，而不会遭受每个前述问题。
柱的尺寸可以在大范围内变化。在一个优选实施方式中， 柱具有位于柔顺层的顶表面上方大约50-300微米的高度。每个柱246 具有与柔顺性凸块相邻的基部和远离柔顺层的末端250。导电柱246可以由任何导电材料形成，但理想地由金属材料形成，例如铜，铜合 金，金，以及它们的组合物。例如，导电柱246可以由铜形成，其中 金层提供在柱的表面上。
在一个优选实施方式中，传统工艺例如电镀可以用来形成 导电迹线，并且导电柱可以使用共同转让的美国专利No. 6,177,636中 公开的方法被形成，所述文献的公开内容以引用方式并入本申请。在 又一优选实施方式中，导电柱可以被制造成单独的元件，并且以任何 将导电柱连接至导电迹线的第二端部的适宜方式组装到微电子组件 上。在其它优选实施方式中，组件可以被如下形成，即沉积籽晶层， 电镀导电迹线，其具有与微电子元件的触点连接的第一端部和布置在 柔顺层的顶部上的第二端部，在柔顺层的顶部上电镀导电柱并且使其 与导电迹线接触，以及去除籽晶层。组件还可以通过无电镀导电柱而 被形成。导电柱可以痛感使用铜或镍无电镀柱而被形成。在其它实施 方式中，导电元件例如导电针或球可以使用这里描述的任何方法被提供在导电迹线的第二端部上。
为了测试微电子组件，导电柱246的末端250被与电路化 衬底的导电垫并置。末端250可以被推压在导电垫上。柔顺性凸块232 使得导电柱的末端能够相对于晶片220上的触点移动，以适应于柱和 导电垫之间的非共面度，以及适应于热失配。如果测试出微电子组件 是合格的，则组件可以通过使用焊料或另一种可熔或导电材料而永久 性地附连于衬底例如印刷电路板上。
在本发明的一个优选实施方式中，导电柱可以是大致截头 圆锥形的，从而每个柱的基部和末端基本上是圆形的。在这些特定优 选实施方式中，柱的基部典型地直径为大约100-600微米，而末端典 型地直径为大约40-200微米。导电柱的外表面可以被可选地电镀高导 电层，例如金，金/镍，金/锇，或金/钯，或者被替代性地电镀耐磨导 电涂层，例如锇，以当柱被焊接或插接到衬底时确保获得良好的连接。
在本发明的一个优选实施方式中，柱的形状可以便于实现 倾斜运动，其引起随着末端与触点垫接合，每个柱的末端扫过对置的 触点垫。这种倾斜运动促进了可靠的电接触。如进一步详细讨论于 2004年11月10日提交的名称为"MICRO PIN GRID ARRAY WITH WIPING ACTION"的共同未决、共同转让的美国专利申请No. 10/985,126中，所述文献的公开内容以引用方式并入本申请，其中， 柱可以被提供由促进这种扫掠动作和其它便于柱和触点接合的特征。 导电柱可具有其它形状和设计，以促进扫掠和/或良好的电接触被更详 细地公开于2004年11月10日提交的名称为"MICRO PIN GRID WITH PIN MOTION ISOLATION"的共同未决、共同转让的美国专利申请No. 10/985,119和2004年12月16日提交的名称为"MICROELECTRONIC PACKAGES AND METHODS THEREFOR"的共同转让的美国专利申请 No. 11/014,439中，所述文献的公开内容以引用方式并入本申请。
在本发明的一个优选实施方式中，颗粒涂层，例如公开了 美国专利4，804，132和5，083，697 (所述文献的公开内容以引用方式并 入本申请)中的，可以被提供在微电子封装的一或多个导电件上，以 促进微电子元件之间形成电互联，并且便于测试微电子封装。颗粒涂24层优选提供在导电件例如导电端子或导电柱的末端端部上。在一个特 定优选实施方式中，颗粒涂层是金属化金刚石晶体涂层，其被利用标 准光阻技术选择性地电镀在微电子元件的导电件上。在操作中，带有 金刚石晶体涂层的导电件可以被按压在对置的触点垫上，以穿刺触点 垫的外侧表面上存在的氧化层。除了传统扫掠作用外，金刚石晶体涂 层还便于通过穿刺氧化物层形成可靠的电互联。
所述柱还可以通过例如2004年10月6日提交的共同未决 且共同转让的名称为"Formation of Circuitry With Modification of Feature Height"的美国专利申请No. 10/959,465中公开的过程来制造，该文献 的公开内容以引用方式并入本申请。
尽管本发明并不局限于任何特定的操作原理，但可以确 信，如这里公开的在柔顺性材料的顶部提供导电元件将提供柔顺性晶 片级或芯片封装件，其能够适应于热失配并且确保形成恰当的电互联。 此外，使用导电针或柱使得微电子组件和/或晶片能够通过将导电柱的 末端直接抵靠在测试板上的触点上而被测试，而不需要使用试验插槽。
尽管本说明书的公开内容提供了用于制作这里描述的微 电子组件和晶片的特定程序，但该程序的次序可以改变，而仍位于本 发明的范围内。
在一个优选实施方式中，这里公开的结构可以被用于制作 测试板，其具有柔顺层和从柔顺层突伸的导电元件、焊料球、导电柱 或导电针。裸晶片或晶圆上的触点可以抵靠在导电柱的末端上，以便 测试晶片或晶圆。
尽管这里参照特定的实施方式描述了本发明，但可以理 解，这些实施方式仅仅是为了解释本发明的原理和应用。因此可以理 解，在不脱离本发明精神的前提下，可对所示出的实施方式作出各式 各样的修改，并且其它配置也可构想出来。
权利要求
1、一种制作微电子组件的方法，包括提供微电子元件，其具有第一表面和可在第一表面处触及的触点；在所述微电子元件的第一表面上提供柔顺性凸块；在所述柔顺性凸块和所述微电子元件的第一表面上沉积牺牲层，其中，所述牺牲层覆盖所述柔顺性凸块；研磨所述牺牲层和所述柔顺性凸块以便平面化所述柔顺性凸块的顶表面，其中，所述柔顺性凸块的平面化顶表面穿过所述牺牲层可被触及；在研磨步骤后，去除所述牺牲层；以及形成导电迹线，其具有与所述触点电连接的第一端部和层叠于所述柔顺性凸块的平面化顶表面上的第二端部。
2、 如权利要求1所述的方法， 端部接触的导电元件。
3、 如权利要求2所述的方法， 焊料球，导电柱，导电针。
4、 如权利要求1所述的方法， 所述晶片上的所述触点被暴露。
5、 如权利要求1所述的方法， 述平面化顶表面周围的倾斜侧面， 斜侧面被暴露。还包括提供与所述导电迹线的第二其中，所述导电元件选自下面一组其中，在去除所述牺牲层的步骤中，其中，所述柔顺性凸块具有位于所 在去除所述牺牲层的步骤中所述倾
6、如权利要求l所述的方法，还包括在去除所述牺牲层的步骤之后，在所述微电子元件的第一表面和 所述柔顺性凸块上沉积硅酮层；选择性地去除所述硅酮层，以便暴露所述可在所述微电子元件的 第一表面处触及的触点。
7、 如权利要求1所述的方法，其中，所述微电子元件包括半导体曰
8、 如权利要求1所述的方法，其中，所述微电子元件包括至少一 个存储芯片。
9、 如权利要求1所述的方法，其中，所述微电子元件包括至少一 个DDR芯片。
10、 如权利要求7所述的方法，还包括切分所述半导体晶片。
11、 如权利要求1所述的方法，还包括提供与所述导电迹线的第 二端部接触的导电柱，所述导电柱层叠于所述柔顺性凸块上并且背离 所述微电子元件的第一表面突伸，其中，所述导电柱与所述微电子元 件的所述触点电互联。
12、 如权利要求11所述的方法，其中，所述导电柱的末端限定出 所述微电子组件上的最高点。
13、 如权利要求l所述的方法，其中，提供柔顺性凸块的步骤包括沉积具有低弹性模量的材料层；选择性地去除所述低弹性模量材料层的一些部分，以形成所述柔 顺性凸块。
14、 如权利要求l所述的方法，其中，提供柔顺性凸块的步骤包括在所述微电子元件的第一表面上网式印刷可固化材料的凸块； 固化所述可固化材料，以形成所述柔顺性凸块。
15、 如权利要求l所述的方法，其中，所述牺牲层包括光成像层。
16、 如权利要求15所述的方法，其中，所述牺牲层包括硅酮。
17、 如权利要求l所述的方法，其中，所述柔顺性凸块包括选自下面一组的材料硅酮，柔韧性环氧树脂，聚酰亚胺，热固性聚合物， 含氟聚合物，热塑性聚合物。
18、 如权利要求l所述的方法，其中，在研磨步骤后所述柔顺性凸块具有大致平坦的顶表面。
19、 如权利要求l所述的方法，其中，所述导电迹线包括选自下面一组的材料铜，金，镍，它们的合金、组合物和复合材料。
20、 如权利要求l所述的方法，其中，每个所述导电柱具有与所述柔顺性凸块中的一个相邻的基部和远离所述柔顺性凸块中的所述一 个的末端。
21、 如权利要求19所述的方法，其中，每个所述导电柱的高度为 大约50-300微米。
22、 如权利要求19所述的方法，其中，所述导电柱中的至少一个 具有截头圆锥形状，其基部的直径为大约100-600微米，末端的直径 为大约40-200微米。
23、 如权利要求l所述的方法，其中，所述导电元件包括选自下 面一组的材料铜，铜合金，金，它们的组合物。
24、 一种制作微电子组件的方法，包括提供微电子元件，其具有第一表面和可在第一表面处触及的触点；在所述微电子元件的第一表面上提供介电凸块；在所述介电凸块上沉积牺牲层；研磨所述牺牲层和所述介电凸块，以便平面化所述介电凸块的顶 表面，其中，所述平面化顶表面穿过所述牺牲层可被触及；在研磨步骤后，去除所述牺牲层，以便暴露所述介电凸块和所述 触点；在所述微电子元件的第一表面和所述介电凸块上沉积介电层；选择性地去除所述介电层，以便暴露所述可在所述微电子元件的 第一表面处触及的触点；形成导电迹线，其具有与所述触点电连接的第一端部和层叠于所 述介电凸块的平面化顶表面上的第二端部；以及提供与所述导电迹线的第二端部接触的导电元件。
25、 如权利要求24所述的方法，其中，所述导电元件选自下面一 组焊料球，导电柱，导电针。
26、 如权利要求25所述的方法，其中，所述微电子元件包括半导 体晶片，所述半导体晶片包含一或多个存储芯片。
27、 如权利要求24所述的方法，其中，所述牺牲层是光成像型的 并且包括硅酮。
28、 如权利要求24所述的方法，其中，所述介电凸块包括选自下 面一组的材料硅酮，柔韧性环氧树脂，聚酰亚胺，热固性聚合物， 含氟聚合物，热塑性聚合物。
29、 如权利要求24所述的方法，其中，在研磨步骤后所述介电凸块具有大致平坦的顶表面。
30、 如权利要求24所述的方法，其中，所述导电迹线包括选自下 面一组的材料铜，金，镍，它们的合金、组合物和复合材料。
31、 如权利要求24所述的方法，其中，所述导电元件包括布置在 所述介电凸块的顶部上的导电柱，其中，每个所述导电柱的高度为大 约50-300微米。
32、 如权利要求24所述的方法，其中，所述导电元件包括选自下 面一组的材料铜，铜合金，金，它们的组合物。
33、 一种制作微电子组件的方法，包括提供半导体晶片，其具有第一表面和可在第一表面处触及的触点；在所述半导体晶片的第一表面上形成柔顺性凸块；在所述柔顺性凸块上沉积牺牲层；研磨所述牺牲层和所述柔顺性凸块，以便平面化所述柔顺性凸块 的顶表面，其中，所述柔顺性凸块的平面化顶表面穿过所述牺牲层可 被触及；在研磨步骤后，去除所述牺牲层，以便暴露所述柔顺性凸块和所 述触点；在所述微电子元件的第一表面和所述柔顺性凸块上沉积硅酮层；选择性地去除所述硅酮层，以便暴露所述可在所述半导体晶片的 第一表面处触及的触点；形成导电迹线，其具有与所述触点电连接的第一端部和层叠于所 述柔顺性凸块的平面化顶表面上的第二端部；以及提供与所述导电迹线的第二端部接触的导电元件。
34、 如权利要求33所述的方法，其中，所述导电元件包括导电柱。
35、 如权利要求34所述的方法，还包括电镀位于所述导电迹线的 第二端部的顶部并且层叠于所述柔顺性凸块上的所述导电柱。
36、 如权利要求33所述的方法，还包括切分所述半导体晶片，以 提供多个单独的芯片封装件。
37、 一种微电子组件，包括半导体晶片，其具有第一表面和可在第一表面处触及的触点； 柔顺性凸块，其层叠于所述半导体晶片的第一表面上，每个所述柔顺性凸块具有平面形的顶表面； 硅酮层，其层叠于所述半导体晶片的第一表面和所述柔顺性凸块上，其中，所述柔顺性凸块的平面形顶表面和所述触点穿过所述硅酮层可被触及；导电迹线，其具有与所述触点电连接的第一端部和层叠于所述柔 顺性凸块的平面化顶表面上的第二端部；以及导电元件，其与所述导电迹线的第二端部接触。
38、 如权利要求37所述的组件，其中，所述导电元件选自下面一 组焊料球，导电柱，导电针。
39、 如权利要求37所述的组件，其中，所述半导体晶片包括一或 多个存储芯片。
40、 如权利要求39所述的组件，其中，所述晶片包括一或多个双 数据速率(DDR)芯片。
全文摘要
一种制作微电子组件的方法包括提供半导体晶片(20)，其具有可在第一表面(22)处被触及的触点；在第一表面(22)上形成柔顺性凸块(32)；以及在柔顺性凸块(32)上沉积牺牲层(34)。所述方法包括研磨牺牲层(34)和柔顺性凸块(32)以便平面化柔顺性凸块(32)的顶表面(36)，从而平面化顶表面(36)可被经过所述牺牲层(34)触及。牺牲层(34)被去除以暴露柔顺性凸块(32)和触点(38)。硅酮层(40)被沉积在柔顺性凸块(32)上，并且硅酮层(40)的一些部分被去除以暴露可在半导体晶片(20)的第一表面(22)处被触及的触点(38)。导电迹线(42)被形成为具有与触点(38)电连接的第一端部和层叠于柔顺性凸块(32)上的第二端部，并且导电元件设置在迹线(42)的第二端部的顶部上。
文档编号H01L23/485GK101584033SQ200780049974
公开日2009年11月18日 申请日期2007年12月19日 优先权日2006年12月20日
发明者B·阿瓦, D·奥夫如特斯基, G·高, V·奥加涅相 申请人:泰塞拉公司