半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法。
背景技术：
耐压高、能够流过大电流的半导体元件(功率器件)，在各种领域中 被广泛使用。在现有技术中，使用硅(Si)半导体的功率器件成为主流， 但是在Si功率器件中存在着起因于半导体的物性的使用限界，所以近几 年来人们正致力于开发SiC半导体，该SiC半导体使用带隙大于Si半导 体的(宽带隙)半导体材料——碳化硅半导体(SiC)。
由于与Si半导体相比，SiC半导体具有很高的绝缘耐压性，所以在使 用SiC半导体的立式功率MOSFET中，能够较薄地形成漂移(drift)区域， 而且还能够提高漂移区域中的杂质密度，从而能够大幅度降低漂移电阻。 另外，由于SiC半导体具有优异的热传导特性及高温耐压性，所以能够很 容易地提高SiC功率MOSFET的电流容量。
可是，在SiC功率MOSFET中，能够大幅度降低漂移电阻的同时，却 使沟道电阻变大，其结果存在着不能够充分降低SiC功率M0SFET沟道电 阻的问题。下面，SiC功率MOSFET的沟道电阻较大的理由。
在SiC功率M0SFET中，通常通过热氧化处理，在SiC层的表面形成 栅极绝缘层(Si02)。但是，在这样形成的Si02层和SiC层的界面上，高 密度地形成捕获许多载流子的界面能级。这样，在界面上形成沟道后，在 高密度的界面能级的作用下，沟道中的载流子移动度(沟道移动度)就变小，沟道电阻增大。
为了降低MOSFET的沟道电阻，必须縮短栅极长(沟道长)，而且縮短 单元间距，提高单位单元(unit cell)的集成度。
在专利文献l中公布了为了改善沟道电阻，利用自我整合工艺，在阱 区域内形成源极区域的方法。采用该方法后，因为能够縮短栅极长，所以 能够抑制沟道电阻造成的损失。
图10 (a) (c)是为了讲述专利文献1公布的利用自我整合工艺形 成源极区域的方法的工序剖面图。此外，典型的M0SFET由在基板上排列 的许多单位单元构成，各单位单元被阱区域规定。图10 (a) (c)只示 出这种单位单元中邻接的单位单元的一部分。
首先，如图IO (a)所示，在基板(未图示)上成长的SiC层2上， 形成Si02层24后，将它作为掩模，向SiC层2中注入杂质离子(导电型 例如p型)。这样，就在SiC层2中形成许多阱区域6，在SiC层2中没有 形成阱区域6的区域，成为漂移区域2a。
接着，如图10 (b)所示，形成与Si02层24的侧壁相接的侧面壁(间 隔基)25和覆盖一部分阱区域6的抗蚀剂层23。具体地说，在形成Si02 层24的基板表面，堆积Si02膜(未图示)，不使用掩模对它进行蚀刻后， 自我整合地获得侧面壁25。接着，在基板表面堆积抗蚀剂膜(未图示)后， 通过曝光*显影对它进行布图后，形成抗蚀剂层23。此外，如用虚线所示， 在阱区域6中用抗蚀剂层23覆盖的部分7'中，利用以后的工序形成高浓 度的P型区域——阱接触区域。
再接着，如图10 (c)所示，将Si02层24、侧面壁25及抗蚀剂层23 作为掩模，向SiC层2中注入杂质离子(导电型例如n型)，获得源极 区域8。 SiC层2的表面中的阱区域6的端部和源极区域8的端部的距离Lg，成为MOSFET的"栅极长"。栅极长Lg取决于侧面壁25的宽度，侧面 壁25的宽度则受到旨在形成侧面壁25的Si02层24的厚度的控制。另外， 因为侧面壁25是通过不需要掩模对位的自我整合工艺形成的，所以能够 抑制象现有技术的工艺那样起因于掩模的错位而产生的栅极长Lg的离差。 这样，与现有技术的工艺相比，能够大致均匀地形成栅极长Lg。
此外，因为成为阱区域6的部分7'被用抗蚀剂层23覆盖，所以在本 工序中不能够注入杂质离子。注入后，除去作为掩模使用的Si02层24、 侧面壁25及抗蚀剂层23。
然后，向阱区域6中被用抗蚀剂层23覆盖的部分7'，高浓度地注入 杂质离子(导电型例如p型)从而获得阱接触区域。在上述形成源极区 域8的工序中，不向成为阱接触区域的部分7'注入n型的杂质离子，而 在本工序中则只向成为阱接触区域的部分7'高浓度地注入p型的杂质离 子，所以能够形成浓度更高的阱接触区域。
设置阱接触区域的理由如下。在功率M0SFET中，在Si02层2上形成 的源极电极，不仅对于源极区域8而言形成欧姆接触，而且为了将阱区域 6的电位固定成为基准电位，必须对于阱区域6也形成欧姆接触。可是， 在SiC之类带隙较大的半导体中，难以形成良好的欧姆接触，为了形成良 好的欧姆接触，最好提高阱区域6的表面中和源极电极接合部的杂质浓度。 因此，采用在阱区域6中设置高浓度的p型区域(阱接触区域)，在阱接 触区域和源极电极之间形成良好的欧姆接触的结构。
采用参照图IO讲述的上述方法后，能够利用自我整合工艺形成侧面 壁25，再利用该侧面壁25使栅极长Lg大致均匀而且縮短。这样，能够将 栅极长Lg的离差造成的元件特性的劣化(短沟道效应)抑制到最小的限 度，降低沟道电阻。专利文献l: JP特开2002 — 299620号公报
可是，根据本发明人的研究，采用专利文献l所述的方法后，由于旨 在形成阱区域的注入掩模24较厚，所以在为了形成阱区域而注入离子后 进行的光刻蚀法工序中，旨在保护成为阱接触区域的部分7'的抗蚀剂层 23的布图精度下降。因此可知即使能够縮短栅极长，也存在着难以充分 提高单位单元的集成度的问题。
下面，参照图ll (a) (e)，详细讲述这个问题。此外，为了简洁， 对于和图10 (a) (c)相同的构成要素，赋予相同的符号，不再赘述。
在专利文献l中公布的方法中，首先，如图ll (a)所示，向在基板 (未图示)上成长的n型的SiC层2中，使用Si02层24注入p型杂质， 从而形成P型阱区域6。
在这里，为了抑制源一漏之间的穿通雪崩(punch through),通常将 阱区域6设计成为具有0. 4 u m以上的深度d。由于在SiC中很难引起杂质 的热扩散，所以为了形成如此深的阱区域6，必须使用例如300keV以上的 高能进行杂质的注入。这时，作为注入掩模使用的Si02层24的厚度t， 例如被设计成为1.2um以上。注入掩模的厚度t，可以根据粒子注入的杂 质种类、注入能及注入掩模的材料适当选择，以免注入粒子贯通该注入掩 模侵入SiC中。作为注入掩模，可以使用poly—Si层，这时，注入掩模 的厚度t，与使用Si02层24时的厚度大致相同。
接着，在SiC层2上覆盖Si02层24地堆积SiCy莫后，对Si02膜进 行各向异性干蚀刻。这样就如图ll (b)所示，形成侧面壁25。
再接着，如图11 (c)所示，涂敷覆盖基板表面的正片性的抗蚀剂膜 23a。在这里，为了形成覆盖整个基板表面的抗蚀剂膜23a，如图所示，必 须使位于阱区域6之上的部分抗蚀剂膜23的厚度h,，大于Si0^层24的 厚度t。获得的抗蚀剂膜23，在阱区域6上比Si0n层24上厚。具体地说， 抗蚀剂膜23a中位于阱区域6之上的部分的厚度hi，与位于Si(^层24之7上的部分的厚度h2相比，大相当于Si0^层24的厚度t。
然后，如图11 (d)所示，通过众所周知的曝光及显影工序，进行抗 蚀剂膜23a的布图，形成覆盖阱区域6中将要形成阱接触区域的部分的抗 蚀剂膜23a。
在该曝光工序中，使用对抗蚀剂膜23a中将要形成抗蚀剂层23的区 域进行遮光的曝光掩模(未图示)。可是。如上所述，由于Si(^层24较 厚导致抗蚀剂膜23a的厚度h/变大，所以难以在抗蚀剂膜23a的厚度方向 的整个区域聚焦，产生没有能够充分曝光的部分。这样，在曝光后进行显 影工序时，就如图所示，抗蚀剂膜23a中没有能够充分曝光的部分28，没 有被去掉地留下来。在本说明书中，将由于曝光不足而没有被去掉地留下 来的部分28，称作"显影残留"。这样，获得的抗蚀剂层23的图案，与曝 光掩模规定的图案相比，就大相当于显影残留28的部分。
再接着，如图ll (e)所示，将Si02层24、侧面壁25及抗蚀剂层23 作为注入掩模，向SiC层2中注入n型杂质离子，获得源极区域8。
在该注入工序中，由于显影残留28也作为注入掩模的一部分发挥作 用，所以获得源极区域8在显影残留28之下的部分具有倾斜8'，不具有 足够的深度的部分，在以后的源电极(未图示)形成工序中，不能获得良 好的欧姆特性。源极区域8的宽度Ws，小于被上述曝光掩模规定的设计宽 度Ws'。要确保足够的接触面积，必须考虑显影残留28造成的与设计值的 偏移，加大源极区域8的设计宽度Ws。可是，如果加大设计宽度Ws，由 于单位单元的尺寸就会增加，所以单元集成度就要降低，其结果MOSFET 的导通电阻增大。此外，这里所谓的"单元集成度"，是指单位面积包含 的单元的个数。
这样，如果采用专利文献1公布的方法，在形成阱区域6后进行的光 刻蚀法工序中，就不能形成高精细的抗蚀剂图案。在Si(^层24较厚导致抗蚀剂膜23a变厚时，以及对这种较厚的抗蚀剂层23进行显影的宽度即 源极区域8的宽度Ws较小时，特别容易引起显影残留。
这样，如果采用专利文献1公布的方法制作M0SFET，就不能使构成 M0SFET的各单位单元的尺寸充分细微化，不能提高单位单元的集成度。縮 短栅极长Lg及提高单位单元的集成度后，能够降低M0SFET的沟道电阻。 但是在专利文献1的方法中，由于即使获得縮短栅极长Lg带来的降低沟 道电阻的效果，也不能够获得提高单位单元的集成度后带来的降低沟道电 阻的效果，所以难以大幅度降低MOSFET的导通电阻。发明内容
本发明就是针对上述情况研制的，其目的在于提供通过提高在为了形 成阱区域而注入离子后进行的光刻蚀法的控制性能，来实现单位单元的高 集成度化、有效地降低导通电阻的半导体装置。
本发明的半导体装置的制造方法，包含(a)准备表面形成第l导电 型的半导体层的半导体基板的工序；(b)覆盖所述半导体层的规定的区域 地形成第1掩模的工序；(c)向形成所述第1掩模的所述半导体层注入第 2导电型的杂质离子，从而形成第2导电型的阱区域的工序；(d)除去所 述第l掩模的一部分，使所述第1掩模的厚度减少的工序；(e)使用光刻 蚀法，形成覆盖所述阱区域的一部分的第2掩模的工序；(f)向使所述厚 度减少的第1掩模及形成所述第2掩模的所述半导体层注入第1导电型的 杂质离子，从而形成第1导电型的源极区域的工序。
在某个理想的实施方式中，在所述工序(d)和所述工序(e)之间， 包含形成覆盖使所述厚度减少的第1掩模的侧壁形成用膜的工序(h);所 述工序(e)，包含在所述侧壁形成用膜之上形成覆盖所述阱区域的一部分 的抗蚀剂层的工序(el)和蚀刻所述侧壁形成用膜及所述抗蚀剂层，在由 所述侧壁形成用膜形成所述第2掩模的同时，形成所述侧壁的工序(e2);所述工序(f)，是向形成所述第2掩模、使所述厚度减少的第1掩模及所 述侧壁的所述半导体层注入第1导电型的杂质离子，从而形成第1导电型 的源极区域的工序。
在某个理想的实施方式中，在所述工序(d)和所述工序(e)之间， 包含形成覆盖使所述厚度减少的第1掩模的侧壁形成用膜的工序(gl)和 蚀刻所述侧壁形成用膜从而形成所述侧壁的工序(g2);所述工序(f)， 是向形成所述第2掩模、使所述厚度减少的第1掩模及所述侧壁的所述半 导体层注入第1导电型的杂质离子，从而形成第1导电型的源极区域的工 序。
在某个理想的实施方式中，所述第1掩模，具有包含多层的叠层结构；所述工序(d)，可以包含从所述叠层结构中的上方至少除去l层，从而使 所述第1掩模的厚度减少的工序(dl)。
所述叠层结构，可以至少具有包含互不相同的材料的2层；所述工序(dl)，可以包含除去所述至少2层中位于上方的层的工序。
所述至少2层，可以是包含氧化硅的层和包含多晶硅的层。
在所述工序(a)和所述工序(b)之间，进而包含在所述半导体层上 形成蚀刻停止层(etch st叩layer)的工序；在所述工序(b)中，可以 在所述蚀刻停止层上形成所述第1掩模。
所述蚀刻停止层，包含氧化硅；所述第1掩模，可以包含多晶硅。
在所述工序(a)和所述工序(h)之间，进而包含在所述半导体层上 形成蚀刻停止层的工序；在所述工序(h)中，可以在所述蚀刻停止层上 形成所述侧壁形成用膜。
所述蚀刻停止层，包含氧化硅；所述侧壁形成用膜，可以包含多晶硅。
使所述厚度减少的第1掩模及所述侧壁形成用膜，最好包含相同的材料。
所述第l掩模的厚度，最好为0.8iim以上。
使所述厚度减少的第1掩模的厚度，最好为0.8um以下。
使所述厚度减少的第1掩模的厚度，最好为所述侧壁形成用膜的厚度 以上。
所述半导体层，可以包含碳化硅。
采用本发明的半导体装置的制造方法后，能够改善形成阱区域后进行 的光刻蚀法的控制性。这样，使用该方法制造具有多个单位单元的晶体管 后，由于能够通过阱区域的细微化提高单位单元的集成度，所以能够降低 晶体管的导通电阻。
另外，采用旨在形成沟道的自我调整工艺后，能够大幅度縮短栅极长， 而且能够提高单位单元的集成度，所以特别有用。进而，在形成阱区域后， 利用光刻蚀法，形成旨在保护阱接触区域(高浓度杂质区域)的注入掩模 时，因为能够用很高的形成这种注入掩模，所以能够一边确保良好的阱接 触， 一边将阱区域细微化。这样，因为能够同时实现(1)获得良好的阱 接触，(2)縮短栅极长，(3)提高单位单元的集成度，所以能够更加有效 地降低晶体管的导通电阻。


图1 (a) (e)是为了讲述采用本发明的实施方式中的阱区域及源极区域的形成工序而绘制的示意性的剖面图。图2U) (k)是为了讲述采用本发明的第1实施方式的立式MOSFED的利记博彩app而绘制的示意性的工序剖面图。图3 (a)及(b)是分别例示形成了第1实施方式中的旨在形成源极 区域的注入掩模的上面及剖面的SEM照片。图4 (a)及(b)是表示采用本发明的第1实施方式的立式M0SFET 的图形，(a)是立式M0SFET中的SiC层2的俯视图，(b)是沿着(a)所 示的IV — IV，线的立式MOSFET的放大剖面图。图5(a)及(b)是表示采用本发明的第1实施方式的其它的立式MOSFET 的图形，(a)是立式M0SFET中的SiC层2的俯视图，(b)是沿着(a)所 示的V — V，线的立式MOSFET的放大剖面图。图6 (a) (e)是为了讲述制造采用本发明的第2实施方式中的立 式M0SFED的方法而绘制的工序剖面图。图7 (a) (k)是为了讲述制造采用本发明的第3实施方式中的立 式M0SFED的方法而绘制的示意性的工序剖面图。图8 (a) (k)是为了讲述制造采用本发明的第4实施方式中的立 式M0SFED的方法而绘制的示意性的工序剖面图。图9 (a) (k)是为了讲述制造采用本发明的第5实施方式中的立 式M0SFED的方法而绘制的示意性的工序剖面图。图10 (a) (c)是为了讲述现有技术的利用自我整合工艺在阱区域 内形成源极区域的方法而绘制的工序剖面图。图11 (a) (e)是为了讲述图IO所示的现有技术的方法的问题而 绘制的工序剖面图。 符号说明
1 SiC基板2 SiC层2a漂移区域 4栅极氧化膜 5漏电极126阱区域 7阱接触区域 8源极区域 9沟道区域 ll栅电极15层间绝缘膜 17上部布线24、 30、 50、 70、 110、 130旨在形成阱区域的注入掩模 30'、 50'、 70'、 110'、 130'减少厚度后的掩模56、 126、 136侧壁形成用膜25、 32、 56a、 126a、 136a 侧壁 23a、 34a、 58a抗蚀剂膜58抗蚀剂层23、 34、 56b、 126b、 136b 掩模 80、 81薄膜层(蚀刻停止层) 100、 200单位单元具体实施方式
下面，参照附图，讲述本发明的半导体装置的制造方法的概要。图1 (a) (e)是为了讲述本发明的某个理想的实施方式中的阱区域及源极 区域的形成工序而绘制的示意性的剖面图。为了简洁，对于和图11 (a) (e)相同的构成要素，赋予相同的符号，不再赘述。
首先，如图1 (a)所示，向在半导体基板(未图示)上形成的半导体 层(在这里是SiC层)2中，将掩模30作为注入掩模，选择性地注入杂质， 从而形成阱区域6。掩模30的厚度仁，例如是1.5ixm。
接着，如图l (b)所示，通过蚀刻等，减少掩模30的厚度，获得比 掩模30薄的掩模30'。掩模30'的厚度&，例如是0.8um。
再接着，如图l (c)所示，覆盖掩模30，地堆积poly—Si膜等侧壁 形成用膜(未图示)，通过蚀刻在掩模30'的侧壁形成侧壁32。然后，覆 盖基板表面地涂敷抗蚀剂膜34a。
在本实施方式中，由于掩模30'的厚度被减少，所以能够将抗蚀剂涂 敷面的阶差抑制到很小的程度。因此，能够使抗蚀剂膜34a比上述图11 (c)所示的抗蚀剂膜23a薄地形成。抗蚀剂膜34a的厚度h,，只要大于 掩模30，的厚度t2即可，例如是2.2um。
然后，如图1 (d)所示，通过例如使用i线步进电动机的众所周知的 曝光，显影工序，进行抗蚀剂膜34a的布图，获得覆盖阱区域6中将要形 成阱接触区域的部分的掩模(以下也称作"旨在保护阱接触区域的掩模")。 在本实施方式中，由于将抗蚀剂膜34a的厚度抑制到很小的程度，所以不 会产生参照图11 (d)讲述的那种曝光不足，即使源极区域8的宽度Ws 大约为1.8ym以下时，也能够抑制图11 (d)所示的那种"显影残留"。 这样，可以获得具有与曝光掩模(未图示)的形状对应的高精细图案的掩 模34。
再接着，如图l (e)所示，将掩模30，、侧壁32及掩模34作为注入 掩模使用，向SiC层2中注入杂质，从而形成源极区域8。获得的源极区 域8的宽度Ws，大致等于根据上述曝光掩模设计的宽度，成为不具有图 11 (e)所示是那种倾斜的形状。
这样，采用上述方法后，因为在形成阱区域6后进行的光刻蚀法工序 中能够抑制"显影残留"，所以能够用很高的精度形成作为旨在形成源极 区域的注入掩模发挥作用的掩模34。因此，源极区域8具有倾斜，能够抑 制源极区域8的宽度Ws偏离设计值后造成的接触电阻的增大。另外，因 为利用不使用掩模进行蚀刻后形成的侧壁32，自我整合地规定栅极长Lg， 所以能够使栅极长Lg大致均匀而且縮短，能够降低沟道电阻。
采用上述方法，制造由多个单位单元构成的M0SFET后，因为不需要 考虑抗蚀剂图案的显影残留而加大工艺余量，所以能够减小单元尺寸，能 够实现单位单元的高集成化。这样，因为能够提高沟道的集成密度，所以 能够降低作为M0SFET整体的沟道电阻，其结果能够抑制M0SFET的导通电阻。
此外，象后文讲述的实施方式那样，可以在形成旨在形成侧壁的膜后， 在进行不使用掩模的蚀刻之前，进行抗蚀剂膜的形成及布图。这时，旨在 保护阱接触区域的掩模不是抗蚀剂膜，而是由侧壁形成用膜形成。
在上述方法中，掩模30由单一的层构成，但是也可以具有包含多层 的叠层结构。这时，可以对构成掩模30的层中从上方至少除去1层后， 形成厚度小于掩模30的掩模30'。
另外，在上述方法中，由于掩模30及侧壁32的材料的不同，在通过 布图形成它们之际，半导体层2的表面有时被削掉。为了防止这种现象， 可以根据需要在半导体层2的表面设置蚀刻停止层。
例如作为半导体层2使用SiC层，在其上使用poly—Si形成掩模30 时，掩模30和半导体层2的蚀刻的选择性低，在为了形成掩模30而进行 布图之际，SiC层的表面有可能被削掉。因此，可以在形成为了形成阱区 域的掩模30之前，在半导体层2之上形成薄膜层(例如Si02层)，在该薄 膜层之上形成掩模30。这样，因为在为了形成掩模30而进行布图之际， 薄膜层作为蚀刻停止层(也称作"旨在形成掩模的蚀刻停止层")发挥作 用，所以能够保护半导体层2的表面。
另一方面，例如作为半导体层2使用SiC层，在其上作为侧壁形成用 膜形成poly—Si模后，在对侧壁形成用膜进行蚀刻之际，SiC层的表面有 可能被削掉。因此，可以在形成侧壁形成用膜之前，在半导体层2之上形
15成薄膜层(例如Si02层)，在该薄膜层之上形成侧壁形成用膜。这样，因 为在对侧壁形成用膜进行蚀刻形成侧壁之际，薄膜层作为蚀刻停止层(也 称作"旨在形成侧壁的蚀刻停止层")发挥作用，所以能够保护半导体层2
的表面。
这样，设置蚀刻停止层后，能够防止形成掩模30及侧壁32之际，半 导体层2被削掉，或者在半导体层2的表面造成损伤，所以能够抑制半导 体层2的表面粗糙导致的沟道电阻及接触电阻的增大。
此外，既可以设置旨在形成掩模的蚀刻停止层及旨在形成侧壁的蚀刻 停止层等两者，也可以只设置它们中的任何一个，或者象图l所示的方法 那样，哪个也不设置。这些蚀刻停止层可以按照被蚀刻的膜及半导体层2 的材料和蚀刻方法等，根据需要设置，蚀刻停止层的材料也可以按照被蚀 刻的膜及半导体层2的材料和蚀刻方法等，适当选择。代表性的例子是在 旨在形成掩模30的蚀刻工序中，选择蚀刻停止层的材料，以便使旨在形 成掩模的蚀刻停止层具有小于掩模30 (掩模30具有层叠结构时，小于其 下方的层)的蚀刻速度。旨在形成侧壁的蚀刻停止层也同样，在旨在形成 侧壁32的蚀刻工序中，选择蚀刻停止层的材料，以便具有小于侧壁形成 用膜的蚀刻速度。
另外，还可以使相同的薄膜层作为旨在形成掩模的蚀刻停止层及旨在 形成侧壁的蚀刻停止层发挥作用。具体地说，可以使形成掩模30之前设 置的薄膜层作为旨在形成掩模的蚀刻停止层发挥作用后，在该薄膜层上形 成侧壁形成用膜，从而作为旨在形成侧壁的蚀刻停止层利用。这种结构在 掩模30 (掩模30具有层叠结构时，为其下方的层)及侧壁32包含相同的 材料时，可以适当地采用。
掩模30具有叠层结构，从叠层结构中的上方至少除去1层，从而形 成掩模30'时，掩模(层叠结构中的下方的层)30'及侧壁形成用膜最好 包含相同的材料。这样，由于如上所述，容易使相同的薄膜层作为形成掩模及形成侧壁之际的蚀刻停止层发挥作用，所以能够减少制造工序的数 量。进而，作为被掩模30'及侧壁形成用膜包含的材料，使用对于半导体 层(例如SiC层)2而言可以获得很高的蚀刻的选择性的材料(例如Si02) 时，上述哪个蚀刻停止层也不需要形成，所以能够使制造工序更加简化。
本说明书中的"半导体装置"，只要至少具备一个使用半导体层形成 的元件即可，广泛包含例如立式MOSFED、绝缘栅极双极晶体管(Insulated Gate Bipolar Tranistor:IGBT)等半导体元件及具备这种半导体元件的 装置。作为半导体层，没有特别的限定，可以是Si、 Ga、 As及带隙比它 们大的SiC、 GaN等宽带隙半导体。
此外，作为半导体层，使用SiC层特别有利。在使用SiC层的半导体 装置的制造工艺中，SiC中的杂质原子的扩散速度非常小，为了在SiC半 导体层中形成较深的pn接合，向SiC层中注入杂质之际，必须使用比较 厚的注入掩模，用高能进行粒子注入。这样，注入掩模的厚度造成的光刻 蚀法的控制性能下降就特别成为问题。但是采用本发明后，能够一边确保 向SiC层中注入杂质之际的注入掩模的厚度， 一边大幅度地提高以后的光 刻蚀法的控制性。
(第1实施方式)
下面，参照附图，讲述采用本发明的第l实施方式。在这里，讲述使 用Si半导体制造由许多单位单元构成的n沟道型的立式功率MOSFED的方法。
图2 (a) (k)是为了讲述本实施方式的立式MOSFED的利记博彩app而 绘制的工序剖面图。
首先，如图2 (a)所示，在半导体基板(未图示)上成长的SiC层2 的表面形成薄膜层80后，在该薄膜层80之上设置掩模50。薄膜层80例 如是厚度为70nm的Si(U莫，掩模50具有包含使用poly—Si形成的下层(厚度大约为0.8 pm) 52和使用SiC2形成的上层(厚度大约为0. 7 u m) 54的层叠结构，作为旨在形成阱区域的注入掩模发挥作用。
作为SiC基板，例如使用赋予主面从(0001)向[11一20] (112棒一0) 8度的断开角度的直径为76腿的4H—SiC基板。该SiC基板的导电型是n 型，载流子浓度为7X10lscm—3。可以使用CVD法， 一边进行n型杂质(在 这里为氮)的in—situ掺杂， 一边使其在基板上外延成长后形成SiC层2 。 SiC层2的厚度大约为15um，杂质(氮)浓度大约为5X10"cm—3。此外， 在SiC基板和SiC层2之间，作为缓冲层，可以用高浓度形成包含杂质的 SiC层。另外。可以通过众所周知的SiC的热氧化获得薄膜层80。
在薄膜层80之上，按照该顺序堆积poly—Si膜及Si02膜(未图示) 后，使用众所周知的光刻蚀法及蚀刻，在这些膜上布图后能够形成掩模50。 这时，因为在旨在形成掩模50的下层52的poly—Si膜和SiO层2之间， 设置蚀刻速度较小的薄膜层80，所以在蚀刻掩模50之际，能够防止SiO 层2被消除，或者使SiO层2表面受到损伤。这样，能够抑制起因于SiO 层2的损伤的沟道电阻的增大。
获得的掩模50，具有规定SiO层2中成为阱区域的区域的开口部。在 本实施方式中，掩模50的厚度(上层54及下层52的合计厚度)L是1.5 um。此外，最好将厚度L设定成为远远大于杂质的注入射程，例如掩模 50由上层(Si02 ) 54及下层(poly—Si) 52构成，如后文所述，阱区域6 的深度为0.6ym、旨在形成阱区域的最大注入能为350keV时，掩模50 的合适的厚度t例如是1. 2 ii m以上。虽然可以根据构成掩模50的材料及 旨在形成阱区域6的注入能等，适当选择厚度ti，但是由于在Si02及poly 一Si中离子的注入射程大致相等，所以例如掩模50只由Si02构成时及只 由poly — Si构成时，成为同等的厚度t。
接着，如图2 (b)所示，从注入掩模50的上方，向SiC层2注入p 型的杂质离子。这样，就在SiC层2中注入了杂质离子的区域形成平均杂
18质浓度为2X10"cnT3的p型阱区域(深度例如为0.6um)。另外，在SiC 层2中没有注入杂质离子的剩余的区域，成为n型的漂移区域2a。
在本实施方式中，作为p型的杂质离子，使用A1离子。在这里，例 如用30keV、 60keV、 120keV、 200keV、 350keV等多种能量，例如在500 。C的高温中进行Al离子的注入。由于在SiC之类的半导体材料中，杂质 的扩散系数较小，所以需要如上所述地用多种能量进行注入，阱区域6的 深度d取决于SiC层2中Al离子的注入深度。这样，可以按照要形成的 阱区域6的深度d，适当选择注入时的能量。另外，为了防止离子注入导 致S iC层的结晶性的恶化，最好在5O(TC的高温中进行注入。
此外，为了抑制获得的MOSFED中的断开状态下的穿通，最好使阱区 域6的深度d至少为0.4"m左右以上。这时，由Si02及poly—Si构成的 掩模50的理想的厚度，成为相当于阱区域6的深度的2倍的0. 8Pm左右 以上。此外，阱区域6的深度为0.6um或0.6um以上，则更加理想。这 时，由Si02及poly—Si构成的掩模50的理想的厚度，就成为1.2"m左 右以上。
再接着，如图2 (c)所示，使用稀氟酸除去掩模50中的上层54，从 而获得只由下层52构成的掩模50，。掩模50，的厚度t2等于下层52的厚 度，是0.8pm。在这里，讲述掩模50，的厚度t2理想的范围。由于例如 进行使用i线步进电动机的众所周知的光刻蚀法之际的基板的厚度方向的 余量是0.8"m左右，所以为了提高光刻蚀法的精度，实现单元间距的细 微化(单元间距例如为10um以下)，掩模50，的厚度1:2最好为0.8Pm 以下。另一方面，由于在后文讲述的源极区域8的形成工序中，将掩模50， 作为注入掩模使用，所以必须远比旨在形成源极区域的注入时的掩模50， 中的注入射程厚。例如掩模50'由poly—Si构成，如后文所述，在源极 区域8的深度为0. 25 p m、旨在形成源极区域的最大注入能为90keV时， 掩模50，的合适的厚度t2是0.5um以上。虽然可以根据构成掩模50，的 材料及旨在形成源极区域8的注入能等，适当选择厚度t2，但是由于在Si02及poly—Si中离子的注入射程大致相等，所以例如掩模50，只由Si02构 成时也成为同等的厚度t2。进而，为了在以后的工序中良好地形成掩模50' 的侧壁，掩模50'的厚度最好具有侧壁的宽度即栅极长Lg以上的厚度。 这样，例如将源极区域的深度设计成为0.25um、将栅极长Lg设计成为 0.5um时，最好从0.5um以上、0. 8 u m以下的范围中选择。
然后，如图2 (d)所示，覆盖掩模50'地在基板表面堆积薄膜层81 和侧壁形成用膜56。在本实施方式中，例如作为薄膜层81，堆积厚度为 0. lpm的SiOj莫后，作为侧壁形成用膜56，堆积poly—Si膜(厚度为 0. 5 y m)。 MOSFET的栅极长Lg取决于该侧壁形成用膜56的厚度。此外， 薄膜层81在后文讲述的侧壁形成用膜56的蚀刻工序中，作为蚀刻停止层 发挥作用。
接着，如图2 (e)所示，在侧壁形成用膜56上形成抗蚀剂膜58a。 在本实施方式中，抗蚀剂膜58a中位于阱区域6上的部分的厚度b和位于 掩模50'上的部分的厚度h2之差(hi—h》，与掩模50'的厚度t2大致相 等，是0.8um。
再接着，如图2 (f)所示，例如采用使用i线步进电动机的众所周知 的光刻蚀法，进行抗蚀剂膜58a的布图，获得覆盖阱区域6中将要形成p +型的阱接触区域的区域的抗蚀剂层58。这时，抗蚀剂膜58a的厚度之差 (h,_h2)是0.8um。与参照图IO讲述的现有技术的方法中的抗蚀剂膜的 厚度之差(1.5um)相比，大幅度降低。这样，因为比现有技术薄地形成 抗蚀剂膜58a的厚度hi，所以能够用比现有技术高的精度进行抗蚀剂膜58a 的布图，能够形成具有大致和设计一样的图案的抗蚀剂层58。
然后，如图2 (g)所示，对侧壁形成用膜56及抗蚀剂层58进行干蚀 刻，在掩模50'的侧壁形成侧壁56a的同时，形成覆盖成为阱接触区域的 区域的掩模(旨在保护阱接触区域的掩模)56b。这时，因为在SiO层2 和侧壁形成用膜56之间，设置蚀刻速度小于侧壁形成用膜56的薄膜层81，所以在蚀刻侧壁形成用膜56之际，能够防止Si0层2被消除，或者使SiO
层2表面受到损伤。
如前所述，只要掩模50，的厚度是侧壁形成用膜56的厚度(0. 5 p m) 以上，就能够形成良好的形状的侧壁56a，所以最理想。另外，掩模56b 的厚度可以和用侧壁形成用膜56的厚度决定的栅极长Lg同等程度，或者 稍稍大于栅极长Lg。获得的侧壁56a及掩模56b，和掩模50' —起，作为 旨在形成源极区域的注入掩模发挥作用。形成掩模56b后，在后文讲述的 旨在形成源极区域的注入工序中，不向后文讲述的阱接触区域7注入氮。 因此，能够用后文讲述的旨在形成阱接触区域的离子注入，获得高浓度的 P型阱接触区域7，形成良好的阱接触。
图3 (a)及(b)是分别例示形成了本实施方式中的旨在形成源极区 域的注入掩模(掩模50'、侧壁56a及掩模56b)的SiC层2的表面及剖 面的SEM照片。在该例中，从SiC层2的上方看，排列着近似正方形(0.6 umX0.6um)的阱区域6，被各阱区域6规定的单位单元的尺寸是9. 6 u mX9.6um。另外，源极区域的宽度Ws大约是1. 3 u m。由SEM照片可知 掩模50'和在其两侧设置的侧壁56a,被包围成为源极区域的区域地设置。 在成为源极区域的区域的中央，形成覆盖成为阱接触区域的区域的掩模 56b。在这里，掩模56b具有近似正方形的平面形状，其各边与侧壁56a 的延伸方向构成45。的角度地设置。象图示的那样，在掩模56b的端部， 看不到起因于显影残留的掩模形状的喇叭口，用很高的精度形成掩模56b。 这样可知即使将源极区域的宽度Ws縮小到1. 8 " m以下、将单位单元的 排列间距(单元间距)细微化到10lim以下(在比例中为9.6um)时，也 能够形成形状精度优异的旨在形成源极区域的注入掩模。另外，还可以确 认侧壁56a的栅极长Lg大致均匀，能够实现大致均匀的栅极长。此外， 所谓"单元间距"，是指列方向或行方向中的单位单元100的排列间距， 典型的例子是与列方向或行方向中的阱区域6的排列间距P相等。
使用上述旨在形成源极区域的注入掩模，向SiC层2注入n型的杂质
21离子后，就如图2 (h)所示，在阱区域6的内部形成平均杂质浓度为5X
1019cm—3的n型的源极区域(深度为0.25"m)。在本实施方式中，作为n 型的杂质离子，使用氮离子。在这里，例如用30keV、 50keV、 900keV等 多种能量，例如在50(TC的高温中进行氮离子的注入。如前所述，由于在 SiC之类的半导体材料中，杂质的扩散系数较小，所以需要用多种能量进 行注入。这时，源极区域8的深度取决于SiC层2中氮离子的注入深度。 这样，可以按照要形成的源极区域8的深度，适当选择注入时的能量。另 外，为了防止离子注入导致SiC层的结晶性的恶化，最好在50CTC的高温 中进行注入。另外，因为旨在形成源极区域的注入掩模不具有倾斜，所以 可以获得不具有倾斜的良好形状的源极区域8。此外，源极区域8的宽度 Ws为1. 3 li m， SiC层2的表面中的源极区域8的端部和阱区域6的端部的 距离(MOSFET的栅极长)Lg，取决于侧壁的宽度即侧壁形成用膜56的厚 度，在这里是O. 5tim。
再接着，如图2 (i)所示，例如通过使用氟硝酸及稀氟酸的湿蚀刻除 去掩模50'、侧壁56a、掩模56b及薄膜层80、 81后，在SiO层2的表面 形成Si02膜，再在其上布图后设置旨在形成阱接触区域的注入掩模60。 注入掩模60，具有规定阱区域6中的要形成阱接触区域的区域的开口部。
接着，如图2 (i)所示，使用注入掩模60，多阶段地向SiC层2注 入P型的杂质离子(Al离子)，从而获得平均杂质浓度为5X1019cm—3的p +型阱接触区域7。在这里，因为没有在旨在形成源极区域的离子注入工序 中进行向阱接触区域7的注入，所以可以获得高浓度的p+型的阱接触区域 7。然后，除去注入掩模60。
接着，为了激活注入SiC层2的杂质离子，例如用150(TC以上1800 °C以下的温度进行激活退火。退火后的阱区域6的杂质浓度为2 X 1018cnT3、 源极区域8的杂质浓度为5X1019Cnf3、阱接触区域7的杂质浓度为5X 1019cm—3。但是，不形成后文讲述的沟道层时，为了控制阈值，最好使阱区 域6中和栅极绝缘膜相接的面的附近的杂质浓度比其它的部分低(例如杂质浓度大约为lX1017cnT3)
再接着，如图2 (k)所示，采用众所周知的方法，形成沟道层3、栅 极氧化膜4、栅电极11、源电极10及漏电极(未图示)等，获得立式M0SFED。
沟道层3可以采用CVD法， 一边进行杂质(氮)的in—situ掺杂， 一边使SiC在SiC层2的整个面上外延成长后，再在获得的SiC成长层上 进行布图后形成。至少在漂移区域2a和源极区域8之间中的阱区域6的 表面区域形成沟道层3即可。另外，最好不要在SiC层2的表面中的要形 成源电极的区域形成沟道层3。沟道层3的厚度大约是0.2ym，平均杂质 浓度大约为lX1017cm—3。通过外延成长形成沟道层3后，因为能够提高沟 道部分的表面平坦性，所以具有能够提高沟道迁移率、易于控制阈值的优 点。
对沟道层3的表面进行热氧化后形成栅极氧化膜4，其厚度大约是 0.07um。由于在该热氧化工序中，基板的背面也形成氧化膜，所以在热 氧化工序之后，除去该氧化膜。栅电极11可以通过在栅极氧化膜4的表 面堆积poly—Si膜，进行布图后形成。如图所示，栅极氧化膜4及栅电 极11覆盖从一个阱区域6的内部的源极区域8起，跨越阱区域之间的漂 移区域2a，直到邻接的阱区域6的内部的源极区域8为止。
源电极10与源极区域8及阱接触区域7形成欧姆接合。这种源电极 10可以与源极区域8及阱接触区域7相接地形成钛金属层后，进行950°C 左右的加热处理后获得。
虽然没有图示，但是栅电极11被层间绝缘膜(SiOj莫)覆盖。可以 在形成源电极10后，形成层间绝缘膜。或者在形成层间绝缘膜后，采用 上述方法，在层间绝缘膜形成的接触孔内设置源电极IO。无论采用哪种方 法，源电极10都通过层间绝缘膜形成的接触孔作媒介，与上部布线(未 图示)连接。
另外虽然没有图示，但是漏电极可以通过在基板背面堆积钛金属层， 再进行和形成源电极10之际同样的加热处理后形成。
采用上述方法后，因为使掩模50变薄，从而能够减小成为抗蚀剂膜 58a的基底的基板表面的阶差，减小抗蚀剂膜58a中的位于阱区域56之上 的的厚度h"所以能够通过对抗蚀剂膜58a进行的曝光 显影工序，复制 细微的抗蚀剂图案。这样，就不需要考虑光刻蚀法的精度而加大单元尺寸， 能够实现单位单元的小型化。其结果，因为能够提高沟道的集成度，所以 能够降低沟道电阻。另外，由于在上述方法中，利用自我整合工艺形成源 极区域8，所以能够使栅极长Lg均匀，而且縮短其长度，进一步减小沟道 电阻。
在本实施方式中，旨在形成阱接触区域的注入掩模(掩模50)，具有 层叠结构，进行旨在形成阱区域的注入后，从层叠结构中的上方至少除去 1层，从而减少掩模50的厚度。这样，选择蚀刻条件后，容易减少掩模 50的厚度，另外还能够更加正确地控制厚度减少后的掩模50，的厚度。 此外，掩模50的结构不局限于2层结构，还可以是3层以上的层叠结构。 另外，如果掩模50具有包含互不相同的材料的至少2层的构造时，因为 可以根据蚀刻液等蚀刻条件，只叠除去层叠结构中的上方的一部分的层， 所以最为理想。例如如果掩模50具有在poly—Si层之上层叠Si02层的构 造时，可以通过使用稀氟酸的蚀刻，有选择地蚀刻位于上方的Si02层。反 之，如果掩模50具有在Si02层之上层叠层poly—Si的构造时，可以通过 使用氟硝酸的蚀刻，有选择地蚀刻位于上方的poly—Si层。此外，对于 掩模50中的层叠数等的结构、各层的材料及厚度等，没有特别的限定， 可以适当选择。
下面，详细讲述立式MOSFED的结构。
图4 (a)及(b)是例示采用参照图2 (a) (k)所述的方法获得的立式MOSFET的图形，(a)是SiC层2的俯视图，(b)是沿着立式M0SFET 的IV — IV线的放大剖面图。
如图4 (a)所示，立式M0SFET具有将正方形的单位单元100 (该单 位单元100将阱区域6作为中心)集成化的结构。单位单元100的排列间 距，和阱区域的排列间距P同样。在这里，阱区域6被以9.6nm的间距P 在行方向上排列，而且每行沿着行方向错开l/2间距地错开配置。从垂直 于SiC层2的方向看，阱区域6是一个边为6.6"m左右的正方形，邻接 的阱区域6之间的距离A是3 u m左右。另外，源极区域8的宽度Ws为1. 3 um。阱区域6的端部和源极区域8的端部的距离——栅极长Lg大致均匀， 为0. 5um左右。
接着，讲述立式MOSFET的剖面形状。如图4 (b)所示，在SiC基板 l之上形成的SiC层2，具有漂移区域2a、阱区域6、源极区域8及阱接 触区域7。阱区域6的下面(与漂移区域2a的接合面)的深度为0.25um 左右。另外，在SiC层2的表面中的邻接的阱区域6之间，形成沟道层3。 在沟道层3之上，通过栅极氧化膜4作媒介，设置栅电极ll。栅电极ll 被用层间绝缘膜15覆盖。另外，源极区域8及阱接触区域7，与在SiC 层2之上设置的源电极10电连接。源电极10通过层间绝缘膜15形成的 接触孔作媒介，与在层间绝缘膜15之上设置的上部布线17电连接。另一 方面，在SiC基板l的背面，形成漏电极5。
在本实施方式中，因为立式MOSFET的栅极长Lg被自我整合工艺规定， 所以大致均匀，而且为lym以下，最好为0.8ym以下。另外，由于使用 比较厚的注入掩模50形成阱区域6，所以阱区域6具有足够的深度。阱区 域6的深度例如为0.4ym以上，最好为0.6"m以上。进而，提高在形成 阱区域6后进行的光刻蚀法的精度后，能够减小单位单元100的排列间距， 即能够使阱区域6的排列间距P为10IX m以下。
接着，讲述本实施方式的立式MOSFET的动作。给栅电极ll外加电压
25后，在沟道层3和栅极氧化膜4之间，电子被吸引，从而在沟道层3的表 面中的位于栅电极11和阱区域6之间的区域(沟道区域)9中生成载流子，
成为接通状态(常闭型)。就是说，电子能够从源极区域8，经过沟道区域 9及漂移区域2a,向漏电极5移动。这样，漏电流经过漂移区域2a、沟道 区域9及源极区域8，去往源电极IO，在SiC层2的内部纵向流动。
另一方面，将栅电极ll的电位设定成为接地电平后(断开状态)，由 于电流不流入沟道区域9，所以漏电流成为零。此外，在断开状态下，向 漏电极5外加漏电压Vd，从而使耗尽层从邻接的阱区域6向漂移区域2a 扩大，所以能够防止栅极氧化膜4暴露在漏电压Vd产生的高电场中劣化。 此外，上述漏电压Vd，取决于使用半导体装置的电路，以便使源电极10 和漏电极5之间的电位差例如成为1400V。
按照下述要求设计阱区域6的间隔A:在栅电压断开时，在漏电极5 被外加漏电压Vd的状态中，在漏电压Vd的作用下，邻接的阱区域23的 每一个形成的耗尽层连接，邻接的阱区域6之间的漂移区域2a的整个区 域成为耗尽区，而且在被外加栅电压时，邻接的阱区域6的每一个形成的 耗尽层不连接。此外，由于pn节中的耗尽层的延伸方法，随着漂移区域 2a的杂质浓度而变，所以可以按照漂移区域2a的杂质浓度，适当选择阱 区域6的间隔A。
再接着，详细讲述本实施方式的M0SFET的导通电阻。
可以认为MOSFET的导通电阻，是源极区域8的电阻(源极电阻)、漂 移区域2a的电阻(漂移电阻)、基板l的电阻(基板电阻)串联而成。其 中，源极电阻在单位单元100细微化后，能够被减少到可以忽略不计的程 度；而基板电阻则可以被使用的基板l唯一性地决定。因此，导通电阻的 大部分被漂移电阻占有。此外，作为构成M0SFET的半导体层，如果使用 由化合物半导体材料构成的层，那么沟道迁移率就低于整体中的迁移率， 所以沟道电阻所占的比例变大。在使用绝缘破坏电场高的宽带隙半导体材料(带隙为2eV以上)的M0SFET中，因为能够通过漂移区域2a的薄膜化 及高浓度化降低漂移电阻，所以沟道电阻在导通电阻中所占的比例进一步 变大。在本实施方式中，因为使用宽带隙半导体材料——SiC，所以能够 减少漂移电阻，但是其反面，由于在SiC层2和将SiC热氧化后获得的Si02 (栅极氧化膜)4的界面产生的大量的界面能级的作用下，沟道迁移率与 整体中的迁移率相比，大幅度降低，所以沟道电阻变大。这样，由于沟道 电阻在导通电阻中所占的比例特别大，所以通过降低沟道电阻，能够有效 地降低M0SFET的导通电阻。
在图4 (a)及(b)所示的MOSFET中，如上所述，由于栅极长Lg较 短(lum以下)，所以能够减小各个单位单元100中沟道电阻。进而，因 为使单位单元100细微化(排列间距为lOu m以下)后，M0SFET中的沟道 的集成密度高，所以能够降低作为M0SFET整体的沟道电阻。这样，縮短 栅极长Lg以及使单位单元100细微化，从而降低M0SFET中的沟道电阻的 结果，使M0SFET的导通电阻与现有技术相比，得到大幅度降低。具体地 说，该M0SFET的导通电阻被抑制成7mQcm2，单位单元100的尺寸为11. 6 um，而且与栅极长为lpm的立式MOSFET的导通电阻相比，低10%左右。
本实施方式中的沟道层3，既可以是单一的外延层，也可以具有杂质 浓度不同的层叠结构。最好适当选择沟道层3的杂质密度，以便在栅电极 11和源电极10之间的电位差成为零伏特的状态下，大致耗尽化。
此外，本实施方式中的沟道层3，是外延成长后形成的外延沟道层， 但是也可以取而代之，向SiC层2注入离子后形成注入沟道层。或者不形 成沟道层3地外加栅电压，从而在漂移区域2a和源极区域8之间中的阱 区域6的表面区域，形成沟道(反转层)。
上述立式MOSFET，由具有正方形的平面形状的单位单元100构成。但 是本实施方式的立式MOSFET，也可以由具有其它形状的单位单元构成。下 面，讲述这种立式MOSFET的结构。
图5 (a)及(b)是分别例示本实施方式的其它立式MOSFET的图形， (a)是SiC层2的俯视图，(b)是沿着立式MOSFET的V — V，线的放大 剖面图。为了简洁，对于和图4 (a)及(b)相同的构成要素，赋予相同 的符号，不再赘述。
如图5 (a)所示，在该例中，向特定方向延伸的条状的单位单元200， 被朝着与特定方向正交的方向排列。单位单元200的排列间距即阱区域6 的排列间距P，为10um以下。图5 (b)所示的MOSFET的剖面结构，和 参照图4 (b)讲述的结构同样。由于该立式MOSFET也采用参照图2 (a) (k)讲述的方法制造，所以可以获得和上述同样的降低导通电阻的效果。
(第2实施方式)
下面，参照附图，讲述采用本发明的第2实施方式。在这里，讲述制 造具有参照图4或图5讲述的结构的立式功率MOSFED的方法。在本实施 方式中，作为旨在形成阱区域的注入掩模，取代层叠结构的掩模，使用由 单层构成的掩模。在这一点上，与上述实施方式不同。
图6 (a) (e)是为了讲述本实施方式的立式MOSFED的利记博彩app而 绘制的工序剖面图。为了简洁，对于和图2 (a) (k)所示的构成要素 相同的构成要素，赋予相同的符号，不再赘述。
首先，如图6 (a)所示，在SiC基板(未图示)的表面成长的SiC 层2上，作为旨在形成阱区域的注入掩模，设置掩模70。掩模70例如是 在SiO层2上堆积Si02膜，再在其上布图后获得的Si02层。掩模70，具 有规定SiC层2中成为阱区域的区域的开口部，其厚度t是1.5um。此 外，掩模70的材料不局限于Si02，可以是poly—Si另外，掩模70的厚 度ti的理想范围，和上述实施方式中的掩模50的厚度的理想范围同样。
接着，如图6 (b)所示，使用掩模70，向SiC层2注入p型的杂质离子(Al离子)，从而形成阱区域(深度d例如为0.6um) 6。另外，在 SiC层2中没有注入杂质离子的剩余的区域，成为漂移区域2a。杂质离子 的注入方法及注入条件，和参照图2 (b)讲述的方法同样。
然后，如图6 (c)所示，采用各向异性蚀刻等适当的方法，只除去掩 模70中的上部，从而获得比掩模70薄的掩模70'。这时，掩模70'的厚 度的理想范围，和上述实施方式中的掩模30'的厚度的理想范围同样。
接着，如图6 (d)所示，覆盖掩模70'地按照该顺序堆积作为蚀刻 停止层发挥作用的薄膜层81和侧壁形成用膜(例如poly—Si膜)56后， 在侧壁形成用膜56上形成抗蚀剂层58。在本实施方式中，作为薄膜层81， 使用SiOJ莫。薄膜层81、侧壁形成用膜56及抗蚀剂膜58a的厚度及形成 方法，和参照图2 (d) (f)讲述的厚度及形成方法同样。
然后，如图6 (e)所示，对侧壁形成用膜56及抗蚀剂层58进行干蚀 刻，在掩模70'的侧壁形成侧壁56a的同时，形成覆盖成为阱接触区域的 区域的掩模56b。接着，将掩模70'、侧壁56a及掩模56b作为注入掩模， 向SiC层2中注入n型杂质离子(氮离子)，从而在阱区域6的内部形成n 型的源极区域(厚度例如为0. 25pm) 8。旨在形成源极区域8的注入方法 及注入条件，和参照图2 (h)讲述的注入方法及注入条件同样。
以后的工序虽然没有图示，但是通过和参照图2 (i) (k)讲述的 方法同样的方法，形成p型阱接触区域、沟道层、栅极氧化膜、栅电极、 源电极及漏电极等，获得立式MOSFET。
采用上述方法后，和上述实施方式同样，由于能够在縮短栅极长Lg 的同时，提高单位单元的集成度，所以能够有效地降低MOSFET的导通电阻。
(第3实施方式)下面，参照附图，讲述采用本发明的第3实施方式。在这里，讲述制
造具有参照图4或图5讲述的结构的立式功率M0SFET的方法。在本实施 方式中，和第l实施方式同样，作为旨在形成阱区域的注入掩模，使用层 叠结构的掩模。但构成掩模的材料，与第l实施方式不同。
图7 (a) (k)是为了讲述本实施方式的立式MOSFET的利记博彩app而 绘制的工序剖面图。为了简洁，对于和图2 (a) (k)所示的构成要素 相同的构成要素，赋予相同的符号，不再赘述。
首先，如图7 (a)所示，在SiC基板(未图示)的表面成长的SiC 层2上，设置作为蚀刻停止层发挥作用的薄膜层80，和作为旨在形成阱区 域的注入掩模发挥作用的掩模110。薄膜层80例如是Si02膜，通过SiC 的热氧化后获得。掩模110具有包含例如使用poly—Si形成的下层(厚 度大约为0.8um) 52和使用氮化硅(SiN)形成的上层(厚度大约为0.7 um) 114的层叠结构，作为旨在形成阱区域的注入掩模发挥作用。
在薄膜层80之上，按照该顺序堆积poly—Si膜及SiN膜(未图示) 后，使用众所周知的光刻蚀法及蚀刻，在这些膜上布图后能够形成掩模 110。此外，因为这些膜是通过薄膜层80作媒介在SiC层2上形成的，所 以与直接在SiC层2上形成时相比，能够抑制布图之际SiC层2被消除， 或者使SiC层2表面受到损伤，能够保护SiC层2表面。
接着，如图7 (b)所示，从注入掩模110的上方，向SiC层2注入p 型的杂质离子。杂质离子的注入方法及注入条件，和参照图2 (b)讲述的 第1实施方式的方法同样。
再接着，如图7 (c)所示，使用例如包含磷酸的药液除去掩模110 中的上层114，从而获得只由下层52构成的掩模110，。掩模IIO，的厚度 t2等于下层52的厚度，是0.8um。另外，由于薄膜层80没有被上述被药 液蚀刻，所以薄膜层80的至少一部分留在SiC层2的表面。薄膜层80在
30后文的图7 (g)所示的工序中，在对侧壁形成用膜56进行干蚀刻之际， 能够作为蚀刻停止层发挥作用。
然后，如图7 (d)所示，覆盖掩模110'地在基板表面堆积侧壁形成 用膜56。在本实施方式中，例如作为侧壁形成用膜56，堆积poly—Si膜 (厚度为0. 5 " m)。MOSFET的栅极长Lg取决于该侧壁形成用膜56的厚度。
在图7 (e) (k)所示的工序中，通过和参照图2 (e) (k)讲 述的方法同样的方法，形成源极区域、p+型阱接触区域、沟道层、栅极氧 化膜、栅电极、源电极及漏电极等，获得立式MOSFET。
在本实施方式的图7 (c)所示的工序中，选择上层114及薄膜层80 的材料及蚀刻液，以便只选择性地除去掩模110的上层114,不除去薄膜 层80。另外，上层114及薄膜层80包含相同的材料(poly—Si)。因此， 能够在形成侧壁56a之际，将在形成掩模110之际作为蚀刻停止层发挥作 用的薄膜层80，也作为蚀刻停止层加以利用。在参照图2讲述的第1实施 方式的方法中，需要将成为蚀刻停止层的薄膜层80、 81的形成工序进行2 次，但是采用本实施方式后，能够省去1次薄膜层的形成工序，所以十分 有利。
采用上述方法后，和上述实施方式同样，由于能够在縮短栅极长Lg 的同时，提高单位单元的集成度，所以能够有效地降低MOSFET的导通电阻。
(第4实施方式)
下面，参照附图，讲述采用本发明的第4实施方式。在这里，讲述制 造具有参照图4或图5讲述的结构的立式功率MOSFED的方法。在本实施 方式中，和第l及第l实施方式同样，作为旨在形成阱区域的注入掩模， 使用层叠结构的掩模。但构成掩模的各层的材料，与这些实施方式不同。图8 (a) (k)是为了讲述本实施方式的立式MOSFED的利记博彩app而 绘制的工序剖面图。为了简洁，对于和图2 (a) (k)所示的构成要素 相同的构成要素，赋予相同的符号，不再赘述。
首先，如图8 (a)所示，在SiC基板(未图示)的表面成长的SiC 层2上，设置作为蚀刻停止层发挥作用的薄膜层80，和作为旨在形成阱区 域的注入掩模发挥作用的掩模50。薄膜层80例如是Si02膜，通过SiC的 热氧化后获得。掩模50具有包含例如使用poly—Si形成的下层(厚度大 约为0.8um) 52和使用Si02形成的上层(厚度大约为0.7um) 54的层叠
结构，作为旨在形成阱区域的注入掩模发挥作用。
在薄膜层80之上，按照该顺序堆积poly—Si膜及Si02膜(未图示) 后，使用众所周知的光刻蚀法及蚀刻，在这些膜上布图后能够形成掩模50。 因为这些膜是通过薄膜层80作媒介在SiC层2上形成的，所以与直接在 SiC层2上形成时相比，能够抑制布图之际SiC层2被消除，或者使SiC 层2表面受到损伤，能够保护SiC层2表面。
接着，如图8 (b)所示，从注入掩模50的上方，向SiC层2注入p 型的杂质离子。杂质离子的注入方法及注入条件，和参照图2 (b)讲述的 第1实施方式的方法同样。
再接着，如图8 (c)所示，使用例如包含稀氟酸的药液除去掩模50 中的上层54，从而获得只由下层52构成的掩模50，。掩模50，的厚度t2 等于下层52的厚度，是0.8um。
然后，如图8 (d)所示，覆盖掩模50'地在基板表面堆积侧壁形成 用膜126。在本实施方式中，作为侧壁形成用膜126，堆积Si02膜(厚度 为0. 5 u m)。 MOSFET的栅极长Lg取决于该侧壁形成用膜126的厚度。
在图8 (e) (k)所示的工序中，通过和参照图2 (e) (k)讲述的方法同样的方法，形成源极区域、P+型阱接触区域、沟道层、栅极氧
化膜、栅电极、源电极及漏电极等，获得立式MOSFET。
在本实施方式中，因为作为侧壁形成用膜126，使用Si02膜，所以能 够提高侧壁形成用膜126对于SiC层2及掩模50'而言的蚀刻的选择性。 因此，在图8 (g)所示的侧壁形成用膜126的蚀刻工序中，即使不在SiC 层2和侧壁形成用膜126之间，形成图2 (g)所示的薄膜层81，也能够 防止被SiC层2削掉。在参照图2讲述的第1实施方式的方法中，需要将 成为蚀刻停止层的薄膜层的形成工序进行2次，但是采用本实施方式后， 能够将薄膜层的形成工序省去1次，所以十分有利。
另外，采用上述方法后，和上述实施方式同样，由于能够在縮短栅极 长Lg的同时，提高单位单元的集成度，所以能够有效地降低MOSFET的导 通电阻。
(第5实施方式)
下面，参照附图，讲述采用本发明的第5实施方式。在这里，讲述制 造具有参照图4或图5讲述的结构的立式功率MOSFED的方法。在本实施 方式中，和第l、第3及第4实施方式同样，作为旨在形成阱区域的注入 掩模，使用层叠结构的掩模。但是，构成掩模的各层的材料，和这些实施 方式不同。
图9 (a) (k)是为了讲述本实施方式的立式MOSFED的利记博彩app而 绘制的工序剖面图。为了简洁，对于和图2 (a) (k)所示的构成要素 相同的构成要素，赋予相同的符号，不再赘述。
首先，如图9 (a)所示，在SiC基板(未图示)的表面成长的SiC 层2上，作为旨在形成阱区域的注入掩模，设置掩模130。掩模130具有 包含例如使用Si02形成的下层(厚度大约为0.8um) 132和使用poly — Si形成的上层(厚度大约为0. 7 u m) 134的层叠结构，作为旨在形成阱区域的注入掩模发挥作用。
在SiC层2上，依次堆积Si0j莫及poly—Si膜(未图示)后，使用 众所周知的光刻蚀法及蚀刻，在这些膜上布图后能够形成掩模130。在本 实施方式中，因为Si0j莫和SiC层2的蚀刻的选择性高，所以蚀刻Si02 膜之际，能够防止SiC层2被削掉。这样，不需要在形成掩模130之前， 形成旨在保护SiC层2的表面的薄膜层(蚀刻停止层)，能够省略薄膜层 的形成工序。
接着，如图9(b)所示，从注入掩模130的上方，向SiC层2注入p 型的杂质离子。杂质离子的注入方法及注入条件，和参照图2 (b)讲述的 第1实施方式的方法同样。
再接着，如图9 (c)所示，使用例如包含氟硝酸的药液除去掩模130 中的上层134，从而获得只由下层132构成的掩模130'。掩模130'的厚 度t2等于下层132的厚度，是0.8pm。
然后，如图9 (d)所示，覆盖掩模130'地在基板表面堆积侧壁形成 用膜136。在本实施方式中，作为侧壁形成用膜136，堆积SiOJ莫(厚度 为0. 5 ti m)。 MOSFET的栅极长Lg取决于该侧壁形成用膜126的厚度。此 外，在本实施方式中，因为作为侧壁形成用膜136，使用sicy莫，所以能 够获得对于SiC层2及掩模130'而言的很高的蚀刻的选择性。因此，即 使不在SiC层2和侧壁形成用膜136之间，形成薄膜层(蚀刻停止层)， 也能够防止SiC层2被削掉。
在图9 (e) (k)所示的工序中，通过和参照图2 (e) (k)讲 述的方法同样的方法，形成源极区域、p+型阱接触区域、沟道层、栅极氧 化膜、栅电极、源电极及漏电极等，获得立式MOSFET。
在参照图2讲述的第1实施方式的方法中，需要将成为蚀刻停止层的
34薄膜层的形成工序进行2次，但是采用本实施方式后，由于作为掩模130
的下层132及侧壁形成用膜136的材料，使用对于SiC层2而言可以获得 很高的蚀刻性的材料，所以能够省去薄膜层的形成工序，能够简化制造工
另外，采用上述方法后，和上述实施方式同样，由于能够在縮短栅极 长Lg的同时，提高单位单元的集成度，所以能够有效地降低MOSFET的导 通电阻。
本发明的制造方法，不局限于参照图2 (a) (k)及图6 (a) (e)、 图7 (a) (k)、图8 (a) (k)、图9 (a) (k)讲述的方法。在这 些方法中，由侧壁形成用膜56形成旨在保护阱接触区域的掩模(掩模b)。 但是，也可以象参照图1 (a) (e)讲述的方法那样，由抗蚀剂膜形成 旨在保护阱接触区域的掩模。
另外，在上述第1 第4实施方式中，作为旨在形成掩模及/或形成侧 壁的蚀刻停止层，形成薄膜层80、 81。但它们并非必不可少。
在上述第1 第4实施方式中，作为SiC基板，使用主面是4H—SiC (0001)面的无切口 (off-cut)基板。但是也可以取而代之，使用6H— SiC、 15R—SiC、 3C—SiC等由其它多晶形物(polytype)构成的SiC基板。 SiC基板11的面方位及无切口方法等，也不局限于第1 第5实施方式中 的面方位及无切口方法。另外，还可以取代SiC基板l，使用由SiC以外
的半导体材料构成的半导体基板。
进而，在上述实施方式中，使用和SiC层2相同的导电型的SiC基板 1制造M0SFET。但是也可以使用和SiC层2不同的导电型的SiC基板1制 造IGBT。制造IGBT时，也和在上述实施方式中讲述的方法同样，由于能 够在形成阱区域后，减少掩模的厚度，而且利用自我整合工艺，在縮短栅 极长Lg的同时，提高单位单元的集成度，所以能够减少导通电阻。
采用本发明后，在具备具有多个单位单元的晶体管的半导体装置中， 因为能够在縮短栅极长的同时，使各单位单元的尺寸小于现有技术，提高 单位单元的集成度，所以能够减少导通电阻。这样，能够提供导电损失小 于现有技术的半导体装置。另外，采用本发明后，能够用适合于批量生产 的简便的工艺，制造上述那种半导体装置。
本发明能够广泛应用于立式M0SFED及IGBT等立式半导体元件及包含 那种半导体元件的装置，可以获得耗电量低的功率器件。特别是在使用SiC 后形成的立式MOSFED中应用后，特别有利。
权利要求
1、一种半导体装置的制造方法，包含工序a，准备在表面形成有第1导电型的半导体层的半导体基板；工序b，覆盖所述半导体层的规定的区域地形成第1掩模；工序c，向形成有所述第1掩模的所述半导体层注入第2导电型的杂质离子，从而形成第2导电型的阱区域；工序d，除去所述第1掩模的一部分，使所述第1掩模的厚度减少；工序e，使用光刻蚀法，形成覆盖所述阱区域的一部分的第2掩模；工序f，向形成有所述厚度减少的第1掩模及所述第2掩模的所述半导体层注入第1导电型的杂质离子，从而形成第1导电型的源极区域。
2、 如权利要求1所述的半导体装置的制造方法，其特征在于在所 述工序d和所述工序e之间，进而包含工序h，形成覆盖所述厚度减少的 第1掩模的侧壁形成用膜，所述工序e，包含工序el，在所述侧壁形成用膜之上形成覆盖所述阱区域的一部分的抗 蚀剂层；和工序e2，蚀刻所述侧壁形成用膜及所述抗蚀剂层，由所述侧壁形成用 膜形成所述第2掩模的同时，形成所述侧壁，所述工序f，是向形成有所述第2掩模、所述厚度减少的第l掩模及 所述侧壁的所述半导体层注入第1导电型的杂质离子，从而形成第1导电 型的源极区域的工序。
3、 如权利要求1所述的半导体装置的制造方法，其特征在于在所 述工序d和所述工序e之间，包含工序gl，形成覆盖所述厚度减少的第1掩模的侧壁形成用膜；和工序g2，蚀刻所述侧壁形成用膜从而形成所述侧壁，所述工序f ，是向形成有所述第2掩模、所述厚度减少的第1掩模及所述侧壁的所述半导体层注入第1导电型的杂质离子，从而形成第1导电型的源极区域的工序。
4、如权利要求2所述的半导体装置的制造方法，其特征在于所述第1掩模，具有包含多层的叠层结构；所述工序d，包含从所述叠层结构中的上方至少除去l层，从而使所述第1掩模的厚度减少的工序dl。
5、 如权利要求4所述的半导体装置的制造方法，其特征在于所述 叠层结构，具有包含互不相同的材料的至少2层；所述工序dl，包含除去所述至少2层中位于上方的层的工序。
6、 如权利要求5所述的半导体装置的制造方法，其特征在于所述至少2层，是包含氧化硅的层和包含多晶硅的层。
7、 如权利要求4所述的半导体装置的制造方法，其特征在于在所述工序a和所述工序b之间，进而包含在所述半导体层上形成蚀刻停止层 的工序；在所述工序b中，在所述蚀刻停止层上形成所述第1掩模。
8、 如权利要求7所述的半导体装置的制造方法，其特征在于所述 蚀刻停止层，包含氧化硅；所述第1掩模，包含多晶硅。
9、 如权利要求4所述的半导体装置的制造方法，其特征在于在所 述工序a和所述工序h之间，进而包含在所述半导体层上形成蚀刻停止层 的工序；在所述工序h中，在所述蚀刻停止层上形成所述侧壁形成用膜。
10、 如权利要求9所述的半导体装置的制造方法，其特征在于所述 蚀刻停止层，包含氧化硅；所述侧壁形成用膜，包含多晶硅。
11、 如权利要4所述的半导体装置的制造方法，其特征在于所述厚 度减少的第1掩模及所述侧壁形成用膜，包含相同的材料。
12、 如权利要求4所述的半导体装置的制造方法，其特征在于所述 第l掩模的厚度，为0.8um以上。
13、 如权利要求4所述的半导体装置的制造方法，其特征在于所述 厚度减少的第l掩模的厚度，为0.8um以下。
14、 如权利要求4所述的半导体装置的制造方法，其特征在于所述 厚度减少的第1掩模的厚度，为所述侧壁形成用膜的厚度以上。
15、 如权利要求4所述的半导体装置的制造方法，其特征在于所述半导体层，包含碳化硅。
全文摘要
一种半导体装置的制造方法，包含工序a，准备在表面形成有第1导电型的半导体层(2)的半导体基板；工序b，覆盖半导体层(2)的规定的区域地形成第1掩模(30)；工序c，向形成有第1掩模(30)的半导体层(2)注入第2导电型的杂质离子，从而形成第2导电型的阱区域(6)；工序d，除去第1掩模(30)的一部分，使第1掩模(30)的厚度(t1)减少；工序e，使用光刻蚀法，形成覆盖阱区域(6)的一部分的第2掩模(34)；工序f，向形成有厚度减少的第1掩模(30’)及第2掩模(34)的半导体层(6)注入第1导电型的杂质离子，从而形成第1导电型的源极区域(8)。
文档编号H01L21/336GK101584029SQ20078004995
公开日2009年11月18日 申请日期2007年8月31日 优先权日2007年1月16日
发明者桥本伸, 桥本浩一, 江头恭子 申请人:松下电器产业株式会社