专利名称：沟槽结势垒可控肖特基二极管的利记博彩app
技术领域：
本发明涉及一种半导体功率装置，特别是指一种改良且新颖的制造方法 与器件结构，以提供一具有屏蔽沟槽栅极的MOSFET装置，其单元提供肖特 基源极接触，以改善高频率功率开关、半桥式电路与同步整流应用的性能。
2, 相关技术的描述
随着肖特基二极管(Schottky diode)的应用越来越广泛，特别是在减少 功率消耗与增加开关速度上，因此改善器件结构与制作过程，以减少生产肖 特基整流器件的成本就变得相当重要。其中一特别重要的考虑是，减少被肖 特基二极管占据的半导体衬底上的表面区域。减少利用肖特基二极管的表面 区域是减少制造成本的关键，并且可最小化电子器件的尺寸与形状，以达到 增强的可携式性与功能性。然而，为了达到上述表面利用的目标，且同时维 持电流传导区域，肖特基二极管有时会通过在沟槽(trench)中填充势垒材料 来实现。该沟槽肖特基二极管结构中，由于沟槽角落具有尖锐边缘，故非常 容易被击穿，因此导致了另一项技术难题。为了解决这项难题，圆弧型的沟 槽底是必要的，但是如此会造成生产成本的增加。正因为这些原因，本领域 的普通技术人员所设计及制造的包含肖特基二极管的器件仍然面临着技术上 的困境及限制，因而无法轻易达成降低生产成本的目的。
在许多应用上，肖特基二极管已经被用来取代PN二极管。在正向传导模 式中，肖特基二极管的低正向下降(drop)可降低器件的功率消耗。肖特基 是通过多数载流子传导的，所以在器件的开关特性上，不会发生少数载流子的电荷储存效应。因此，在许多的功率应用中，肖特基二极管是较PN结二极 管显得更优异。图1A显示了一典型的肖特基二极管的结构，其中肖特基势垒 金属是与n型硅接触的。P+结是位于势垒金属接触区域的边缘，以消除器件 的提前击穿。二极管的正向电压是直接正比于肖特基势垒金属的高度的。因 此，需要使用具有低肖特基势垒金属的二极管，以减少二极管的传导损失。 然而，在反向阻断模式(reverse blocking mode)中，肖特基二极管的漏电流 也是由肖特基势垒层的高度决定的。二极管在反向阻断运行时，低的肖特基 势垒层高度将引起高的漏电流。
为了减少肖特基二极管的反向漏电流，P型结被如图1B所示的设置于硅 中。在反向阻断模式中，N-硅相较于肖特基势垒金属是处在较高的电位。PN 结也是反向偏置。两邻接的P型结所产生的消耗被合并，并且对肖特基势垒 屏蔽高反向电压，由此可减少二极管的漏电流。JBS的缺点在于由于P型结而 减小了肖特基的表面区域。对较高的击穿电压肖特基二极管，经常需要较深 的P型结。较深的结也具有较多的横向扩散。所以，对于高击穿电压JBS而言， 可利用的肖特基区域将是相当低的。另一种用来对肖特基势垒屏蔽反向电压 的方式是如图1C所示的沟槽M0S势垒肖特基二极管。相对于沟槽肖特基势 垒，环绕于沟槽较低部分产生的损耗夹断(pinch off)并且屏蔽了在台面顶 上的肖特基势垒结。沟槽的形状会影响沟槽中的电介质的击穿。对底部与顶 部角落的磨圆去角是必要的，这样可用来减少TMBS的漏电流。锐角的磨圆 去角需要额外的操作步骤与特殊的设备，并且这些需求都会引起制作成本的 增加。
因此，对包含有功率半导体器件的电子器件来说，肖特基二极管的实施 一直存在一需求，即其能提供新的器件结构与利记博彩app来克服并解决上述问 题与限制。
发明内容
本发明的主要目的是提供一种既新颖而又经改良的肖特基二极管，其具 有沉积在沟槽中的结势垒金属，该沟槽具有掺杂区域，用以防止在该沟槽侧 壁、以及在包围该沟槽的顶端及底部角落处所产生的反向漏电流。来自PN结 的损耗提供一种功能以将该肖特基二极管屏蔽于反向电压。由于硅区域的利用大幅提升，且圆弧型沟槽底部需求的消除，因此，上述所讨论到的传统肖 特基所面临的限制与难题因而得以解决。
本发明的另一个主要目的是提供一种既新颖而又经改良的肖特基器件结
构，其通过在沟槽侧壁上形成肖特基结，以达成改良结势垒肖特基(JBS) 的硅区域利用的目的。
本发明的另 一个主要目的是提供一种既新颖而又经改良的肖特基器件结 构，除了通过在沟槽侧壁上形成肖特基结，以改良结势垒肖特基(JBS)的 硅区域的利用的外，该结势垒肖特基(JBS)还沿着沟槽侧壁设置，与平面 式或沟槽式MOSFET器件相互组合集成，以改良半导体功率器件的性能。
本发明的另一个目的是提供一种既新颖而又经改良的肖特基器件结构， 除了通过在沟槽侧壁上形成肖特基结，以改良结势垒肖特基(JBS)的硅区 域的利用外，该肖特基器件目前是以减少工艺复杂性的简化制程来制造的。 此外，和一般制造典型的MOSFET功率器件一样，该经简化的制造过程是以 标准制程步骤来执行的，因此可大幅减低生产的成本，又可方便地与标准 MOSFET器件相互组合集成。
简单而言，在一个较佳实施例中，本发明所公开的肖特基二极管，其至 少包含一个沟槽，该沟槽开设在具有第一电传导型惨杂物的半导体衬底上， 其中该沟槽内填满肖特基结势垒金属。该肖特基二极管更包含有一具有第二 电传导型的掺杂区，其在接近沟槽顶部以及在沟槽底部处包围该沟槽侧壁， 以屏蔽反向漏电流穿过该沟槽侧壁。在一较佳实施例中，该第一电传导型为 一N型电传导型，而位于沟槽中间深度的掺杂区是一P-掺杂区。
在另一个较佳实施例中，本发明公开一肖特基二极管，其至少包含一个 沟槽，该沟槽开设在具有第一电传导型掺杂物的半导体衬底上，其中该沟槽 内填满肖特基结势垒金属。该肖特基二极管更包含有一个或多个具有第二电 传导型的掺杂区，其包围沟槽测壁，且沿着该沟槽深度方向分布，用以屏蔽 一反向漏电流穿过该沟槽的侧壁。该肖特基二极管更包含有一具有第二电传 导型的包围沟槽底部表面的底部掺杂区，以及一具有第二电传导型的包围沟 槽侧壁顶部部分的顶端掺杂区。
本发明的另一个较佳实施例包含有一半导体器件，该半导体器件包含有 一肖特基二极管，该肖特基二极管至少包含一个沟槽，该沟槽开设在具有第
9一电传导型掺杂物的半导体衬底上，其中该沟槽内填满肖特基结势垒金属。 该半导体器件更包含一具有第二电传导型的掺杂区，其包围该沟槽顶端的侧 壁及沟槽的侧壁，用以屏蔽一反向漏电流穿过该沟槽的侧壁。该半导体器件
还包含有一MOSFET器件与该肖特基二极管集成，以装配成一沟槽结势垒肖 特基(TJBS) 二极管。该MOSFET器件与该肖特基二极管同时相互集成并制 造，以装配成一沟槽结势垒肖特基(TJBS) 二极管。在一较佳实施例中，该 MOSFET是一平面式(planar) MOSFET器件，其与该肖特基二极管同时集成 并制造，其中该平面式MOSFET更包含有一本体区域(body region),该本体 区域延伸至该肖特基二极管沟槽的顶端部分，并将其包围，用以屏蔽该反向 漏电流穿过该沟槽的侧壁。在另一个较佳实施例中，该MOSFET是一沟槽 MOSFET器件，其与该肖特基二极管同时集成并制造，以装配成一沟槽结势 垒肖特基(TJBS) 二极管，其中该沟槽式MOSFET还包含有沟槽栅极，其位 于该TJBS二极管的沟槽周围。该沟槽MOSFET器件还包含有一本体区域，其 延伸至该肖特基二极管沟槽的顶端部分，并将其包围，用以屏蔽该反向漏电 流穿过该沟槽的侧壁。
在一个具体实施例中，本发明还公开了一种沟槽结势垒可控肖特基器件
的制造方法。该方法包含步骤在一具有第一电传导型的半导体衬底上开设 一沟槽至中间深度，在基本为O度的角度将具有第二电传导型的掺杂物植入到 沟槽的底部。该方法还包含形成一个具有第二电传导型的掺杂区的步骤，该 掺杂区域包围接近沟槽顶端表面的沟槽侧壁，用以屏蔽一反向漏电流穿过该 沟槽的侧壁。接着，该方法继续执行另一个步骤用肖特基势垒金属填充该 沟槽。在一较佳实施例中，所述的在具有第一电传导型的半导体衬底上开设 沟槽的步骤，是在一N型半导体衬底上开设该沟槽，而该具有第二电传导型 的掺杂区是P-型的。
在另一个具体实施例中，本发明还公开了 一种沟槽结势垒可控肖特基器 件的制造方法。该方法包含步骤在一具有第一电传导型的半导体衬底上开
设一沟槽至中间深度，并植入具有第二电传导型的掺杂物，以形成一具有第
二电传导型的中间深度掺杂区。该方法还包含一步骤开设该沟槽至一全沟 槽深度，使得该具有中间深度的掺杂区大约在该沟槽的中间深度处包围该沟 槽的侧壁，用以屏蔽一反向漏电流穿过该沟槽的侧壁。接着，该方法执行另一步骤在基本为O角度时对沟槽进行植入，以在围绕该沟槽的底部表面上掺 杂形成具有第二电传导型的底部掺杂区。接着，该方法执行另一步骤在包 围沟槽侧壁的顶端部分植入并掺杂形成具有第二电传导型的顶部掺杂区，并 在沟槽中填充肖特基结势垒金属。在一较佳实施例中，所述的在具有第一电 传导型的半导体衬底上开设沟槽的步骤，是在一N型半导体衬底上开设该沟 槽，并掺杂形成为P型掺杂区的中间深度掺杂区。所述的将沟槽开设到全沟 槽深度的步骤，是以非圆弧型沟槽角落开设该沟槽到全深度。
对于本发明的普通技术人员来说，当阅读以下结合附图的详细说明后， 本发明的以上和其他的目的和特点无疑是显而易见的。
图1A-1C是现有技术中所公开的肖特基二极管的剖面图。 图2A和图2B是本发明肖特基二极管的剖面图。
图3和图4分别是图2A所显示的二极管与平面沟槽MOSFET器件集成的 剖面图。
图5A-5N是一系列描述制造图2B中所示的肖特基器件的制程剖面图。
具体实施例方式
图2A是本发明肖特基二极管100的剖面图。该肖特基二极管100由一半导 体衬底支撑并形成在该半导体衬底中，例如N-型掺杂硅衬底105。该肖特 基二极管100包含有若干个沟槽，形成若干个半导体平台(semiconductor mesas)。在图2A中所示的一较佳实施例中，该沟槽中填充有例如钛(Ti)/氮化 钛(TiN)或钨金属110的肖特基势垒金属。在另一较佳实施例中(图中未示)， 半导体平台的至少一部分垂直表面上填满肖特基势垒金属。为了防止因反向 电压而产生的漏电流，P-惨杂区130在平台上形成，其包围在沟槽的顶端部分 周围，而P-掺杂区140形成并包围在该沟槽的底部。
如图2A所示，P-掺杂区130形成在平台顶端的角落部分(corners),并未 延伸至该平台的整个顶端表面。肖特基结也形成在介于P-掺杂区130之间的半 导体平台的顶端表面。在另一较佳实施例中(图中未示)，P-掺杂区130延伸 到该若干沟槽之间的整个空间，且没有在半导体平台的顶端表面形成肖特基
ii结。如图2A所示，P-掺杂区140包围在沟槽较低的角落(corners)及底部表 面，且没有在该底部表面上形成肖特基结。在另一较佳实施例中(图中未示)， P-掺杂区140只在该沟槽的底部角落周围形成，且肖特基结形成在沟槽的部分 底部表面上。通过在该沟槽的底部角落周围形成P-掺杂区140，圆弧化沟槽底 部表面的需求将不复存在。此外，用于电流传导的硅利用大幅改良，且可有 效地防止反向漏电流穿过该P-掺杂区130及P-掺杂区140，以形成一道反向电 流屏蔽。
图2B是本发明所公开肖特基二极管200的剖面图，其通过深沟槽中的额 外沟槽侧壁区域，可进一步提高硅利用。肖特基二极管200类似于肖特基二极 管IOO，除了该肖特基二极管200中的沟槽深度较深。此外， 一个或多个P-掺 杂区120沿着该沟槽的深度分布，并形成在该沟槽侧壁的周围。可有效防止该 反向漏电流穿过该P-掺杂区120、 P-掺杂区130及P-掺杂区140，以形成一道反 向电流屏蔽。而且，通过沿着深沟槽侧壁所增加的更多的P-掺杂区，可大幅 改良用于电流传导的硅区域利用。
图2A及图2B的肖特基器件通过在沟槽侧壁上形成肖特基二极管，达到了 改良该结势垒肖特基二极管(JBS)的硅区域利用的目的。此外，图2B中所 示的肖特基器件还达到了减少工艺复杂性的目的，这将会在以下对图5A-5N 的描述中进一步加以说明。图2A和2B中所示的结构，可通过标准制程步骤来 制造，如同典型MOSFET功率器件的常规实现方式，因此可大幅减低生产的 成本，又可方便地与标准MOSFET器件组合集成，此部分也将会在下面进一 步描述和说明。
本发明中，该肖特基势垒二极管形成在该沟槽的侧壁上。该P-型扩散区 形成在该沟槽侧壁上，因此，来自PN结的消耗可将肖特基势垒屏蔽于反向电 压。如图2B所示，只有两个垂直肖特基的表面片段(segments),然而，该肖 特基的表面片段的数量是可增加的，并且肖特基沟槽室(cab)的数量也可进 一步增加，其仅受到制造工艺的限制。此方法的硅区域利用大副超越了如图 1A-1C中所示的使用JBS结构的传统肖特基二极管的硅区域利用。
由于该沟槽的顶端及底部角落被P-型扩散区域所包围。其弯曲率并不会 影响电场，如TMBS。如图2A和2B所示的沟槽结势垒可控肖特基二极管不再 为了减少漏电流而需要使该沟槽角落变成圆弧状。所以，就不需要再执行一圆弧化制程。与图1C中所示的沟槽M0S势垒肖特基二极管相比，由于简化了 制造过程因而使得生产成本随之减低。
此外，本发明可以极小的制作复杂性，轻易地与功率MOSFET技术集成。 图5和图6分别显示了该肖特基二极管是如何与一平面功率MOSFET及一沟槽 功率MOSFET集成的。
如图3所示，显示的是一平面MOSFET与图2A中所示的沟槽结势垒可控 肖特基的集成。该平面MOSFET器件150由一由外延层155所形成的衬底支撑。 该平面MOSFET器件150包含一如图2A所示的沟槽结势垒可控肖特基器件 100。该MOSFET器件包含本体区域130' (body regions),其可能是该沟槽结 势垒可控肖特基的顶端P-掺杂区的热扩散区。该平面MOSFET器件还还包含 有一被本体区域130'包围的源极区160。 一平面栅极170位于该衬底的顶端表 面，该衬底填塞(padded with)有一栅极氧化层175，用以控制一在相邻的源 极区160和本体区域130，之间所形成的沟道。该沟槽结势垒可控肖特基电连接 于一金属接触区域110'，且该平面栅极电连接于一分离栅极接触衬垫(图中 未示)。该MOSFET的源极及本体触点是通过该源极和本体与肖特基沟槽内部 的金属相接触来提供的。更高浓度的本体掺杂区130可植入到肖特基二极管的 沟槽周围，以增加顶部掺杂区的浓度，并改善MOSFET本体区域的欧姆接触。
图4所示为一沟槽MOSFET与图2A所示的沟槽结势垒可控肖特基的集 成。该沟槽MOSFET器件150'由一由外延层155所形成的衬底支撑。该沟槽 MOSFET器件150'包含有一如图2Alf示的沟槽结势垒可控肖特基器件100。该 MOSFET器件包含本体区域130，其可是该沟槽结势垒可控肖特基的P-掺杂区 的热扩散区。该沟槽MOSFET器件还包含有一被本体区域130包围的源极区 160。一沟槽栅极170，位于一沟槽中，该沟槽由一位于两个MOSFET单元(cells) 之间的栅极氧化层175'所填衬，用以控制一沿着该沟槽栅极170'的侧壁而形 成的垂直沟道，该沟槽栅极170'的侧壁位于源极区160和漏极之间，而该漏极 位于该衬底底部。该沟槽结势垒可控肖特基电连接一金属接触区域110'，且 该平面栅极电连接一分离的栅极接触衬垫(图中未示)。
图5A到5N是说明图2B中所示的沟槽结势垒可控肖特基器件的制程步骤 的一系列侧剖面图。如图5A所示，进行初始氧化，随后利用光致抗蚀剂掩模 208进行氧化蚀刻，从而在半导体衬底205的顶部上图案化若干遮蔽氧化层(screen oxide layer) 210。如图5B所示，移除该光致抗蚀剂掩模208，随后进 行硼植入以形成若干个P-掺杂区。如图5C所示，执行一退火(annealing)和 氧化程序，来退火并生长该氧化层210，使其覆盖该衬底的整个顶端表面。在 图5D中，应用沟槽掩模212在氧化层210上开设若干个蚀刻开口218。
如图5E所示，执行一硅蚀刻以开设若干个沟槽218，接着，移除光致抗 蚀剂掩模218。如图5F所示，在O角度倾斜时执行硼(boron)植入，随后进行 扩散以在该沟槽218的底部形成若干个P-掺杂区220。如图5G所示，再执行一 硅蚀刻，以将沟槽蚀刻到更深的深度，留下该P-掺杂区220如一环状般在该沟 槽大约中间点处包围该沟槽侧壁。如图5H所示，进行垂直O角度的硼植入， 以形成一围绕在沟槽218底部的P-掺杂区225。
如图5I所示，执行一氧化湿蚀刻(wet oxide etch)，通过将沟槽开口处的 氧化层210的一部分蚀刻掉，以扩大该沟槽的开口。如图5J所示，沉积一钛(Ti)/ 氮化钛的薄膜层，随后通过化学气相沉积(CVD)制程来沉积一鸨层230。 如图5K所示，执行一钛/氮化钛或钨的回蚀刻，以便从该顶端表面移除该钛/ 氮化钛或钨层。如图5L所示，利用一接触掩模来移除该沟槽上方顶端表面的 氧化层210。如图5M所示， 一钛/氮化钛/铝接触层240被沉积在顶端表面上。 接着，如图5N所示，利用一金属掩模(图中未示)来将金属接触层240蚀刻 成接触部分(contact segment) 240，以完成本发明的沟槽结势垒可控肖特基 器件的制造过程。
该半导器件包含一形成在具有第一电传导型的半导体平台上的肖特基二 极管，在该半导体平台中， 一具有相对于第一电传导型的第二电传导型的顶 端掺杂区是沿着侧壁的顶端部分设置的。 一具有第二电传导型的底部掺杂区 位于沿着该侧壁的底部部分。该侧壁的一部分布满肖特基势垒金属，至少从 具有第二电传导型的顶端掺杂区的底部延伸至具有第二电传导型的底部掺杂 区的顶端。该具有第二电传导型的一个或多个掺杂区是在顶端掺杂区和底部 掺杂区之间沿着该侧壁的深度方向分布设置的，且肖特基势垒金属是完全地 排列布满在该侧壁上。该具有第二电传导型的顶端掺杂区形成在该半导体平 台的顶端角落(comer)上。该具有第二电传导型的底部掺杂区形成在该半 导体平台的至少一个底部角落周围。该肖特基结金属镀覆在该半导体平台的 顶端表面，以在位于具有第二电传导型的顶端掺杂区之间的区域形成一肖特
14基结。该具有第二电传导型的顶端掺杂区延伸到该半导体平台的整个顶端表
面，且该半导体平台包含有非圆弧状角落。一MOSFET器件与该肖特基二极 管集成，以装配成一沟槽结势垒肖特基(TJBS) 二极管，且该MOSFET器件 是与该肖特基二极管同时制造，来装配成一沟槽结势垒肖特基(TJBS) 二极 管。该半导体器件还包含有一平面MOSFET器件，其与该肖特基二极管同时 集成和制造，其中该平面MOSFET还包含有一本体区域，延伸到该肖特基二 极管沟槽的顶端部分，并将其包围，以屏蔽一反向漏电流穿过该沟槽的侧壁。 在一较佳实施例中，该半导体器件还包含有一沟槽MOSFET器件，其是与该 肖特基二极管同时集成及制造，来装配成一沟槽结势垒肖特基(TJBS) 二极 管，其中所述的沟槽MOSFET还包含沟槽式栅极，其位于该TJBS二极管沟槽 的周围。在一较佳实施例中，该MOSFET器件还包含有一本体区域，延伸至 该肖特基二极管沟槽的顶端部分，并将其包围，用以屏蔽反向漏电流穿过该
A曰根据上述描述，本发明公开了一肖特基二极管，其在掺杂有第一电传导 型掺杂物的半导体衬底上至少开设一个沟槽，其中所述的该沟槽由肖特基势 垒金属填充。该肖特基二极管还包含具有相对于第一电传导型的第二电传导 型的若干掺杂区，其包围沟槽侧壁，并沿着该沟槽的深度方向分布，用以屏 蔽一反向漏电流穿过该沟槽侧壁；该些具有第二电传导型的若干掺杂区还包 含一覆盖在肖特基势垒金属顶端的顶端掺杂区，以及一覆盖在肖特基势垒金 属底部的底部掺杂区。
虽然本发明对上述优选实施例进行了详细的描述，但是这些公开不应该 理解为对发明的限制。本领域的普通技术人员在阅读上述公开的内容后，无 疑可以实现本发明的各种替代和变形。因此，应该认为本发明的所有替换和 修改都包含在本发明的精神和范围之内。
权利要求
1. 一种肖特基二极管，其特征在于，包含至少一沟槽，其开设在由第一电传导型掺杂物掺杂的半导体衬底上，所述的沟槽侧壁上填满肖特基势垒金属；一具有第二电传导型的顶部掺杂区，其包围该沟槽侧壁的顶端部分；和一具有第二电传导型的底部掺杂区，其包围该沟槽的至少一个底部角落区域。
2. 如权利要求l所述的肖特基二极管，其特征在于，还包含一个或若干个具有第二电传导型的掺杂区，所述的惨杂区包围该沟 槽的侧壁，并在所述的顶部惨杂区及底部掺杂区之间沿着沟槽的深度分 布。
3. 如权利要求l所述的肖特基二极管，其特征在于，所述的沟槽由肖特基势 垒金属填充。
4. 如权利要求l所述的肖特基二极管，其特征在于，所述的肖特基势垒金属 还分布在沟槽的底部表面上，在该沟槽的底部表面上形成一肖特基结。
5. 如权利要求l所述的肖特基二极管，其特征在于，所述的具有第二电传导型的底部掺杂区完全包围该沟槽的底部表面。
6. 如权利要求l所述的肖特基二极管，其特征在于，所述的肖特基势垒金属镀覆在该半导体衬底的顶端表面，在位于具有第二电传导型的顶部掺杂 区之间的区域，与半导体衬底形成肖特基结。
7. 如权利要求l所述的肖特基二极管，其特征在于，所述的具有第二电传导 型的顶部掺杂区完全填充在位于沟槽之间的空间内。
8. 如权利要求l所述的肖特基二极管，其特征在于，所述的沟槽包含非圆弧 型沟槽角落区域。
9. 一种半导体器件，其包含有一肖特基二极管，所述的肖特基二极管形成在一具有第一电传导型的半导体平台上，其中，所述的半导体平台包含: 一具有相对于第一电传导型的第二电传导型的顶部掺杂区，所述的顶部掺杂区沿着该沟槽侧壁的顶端部分设置；一具有第二电传导型的底部掺杂区，其沿着该沟槽侧壁的底层部分设置；且所述的沟槽侧壁的一部分布满肖特基势垒金属，其至少从该具有第 二电传导型的顶部掺杂区的底部延伸到该具有第二电传导型的底部掺杂 区的顶端。
10. 如权利要求9所述的半导体器件，其特征在于，还包括一个或若干个具有第二电传导型的掺杂区，所述的掺杂区在该顶部 掺杂区和底部掺杂区之间沿着侧壁的深度方向分布。
11. 如权利要求9所述的半导体器件，其特征在于，所述的肖特基势垒金属完 全布满在侧壁上。
12. 如权利要求9所述的半导体器件，其特征在于，所述的具有第二电传导型 的顶部掺杂区形成在该半导体平台的一个顶端角落区域。
13. 如权利要求9所述的半导体器件，其特征在于，所述的具有第二电传导型 的底部掺杂区形成在该半导体平台的至少一个底部角落区域周围。
14. 如权利要求9所述的半导体器件，其特征在于，所述的肖特基结金属镀覆 在该半导体平台的顶端表面，其在具有第二电传导型的顶部掺杂区之间的区域处形成一肖特基结。
15. 如权利要求9所述的半导体器件，其特征在于，所述的具有第二电传导型 的顶部掺杂区延伸到遍及该半导体平台的整个顶部表面。
16. 如权利要求9所述的半导体器件，其特征在于，所述的半导体平台包含有 非圆弧型角落区域。
17. 如权利要求9所述的半导体器件，其特征在于，还包含一MOSFET器件，其与该肖特基二极管集成，构成一沟槽结势垒肖 特基(TJBS) 二极管。
18. 如权利要求9所述的半导体器件，其特征在于，还包含一MOSFET器件，其与该肖特基二极管同时制造并集成，构成一沟 槽结势垒肖特基(TJBS) 二极管。
19. 如权利要求9所述的半导体器件，其特征在于，还包含一平面MOSFET器件，其与该肖特基二极管同时集成和制造，其中 该平面MOSFET器件还包含有一本体区域，所述的本体区域延伸至并包 围该肖特基二极管沟槽的顶端部分，以屏蔽反向漏电流穿过该沟槽的侧 壁。
20. 如权利要求9所述的半导体器件，其特征在于，还包含一沟槽MOSFET器件，其与该肖特基二极管同时集成和制造，构成 一沟槽结势垒肖特基(TJBS) 二极管，其中，所述的沟槽MOSFET还包 含沟槽栅极，其设置在该沟槽结势垒肖特基二极管的沟槽周围。
21. 如权利要求20所述的半导体器件，其特征在于，所述的MOSFET器件还 包含一本体区域，其延伸至并包围该肖特基二极管沟槽的顶端部分，以屏蔽该反向漏电流穿过该沟槽的侧壁。
22. —种制造肖特基二极管的方法，其特征在于，包含提供一个具有与第一电传导型相反的第二电传导型掺杂物的区域， 以在该具有第一电传导型的半导体衬底上形成一顶部掺杂区；提供一沟槽，其穿过该顶部掺杂区到一预定的深度，并提供具有第 二电传导型的掺杂物以形成具有第二电传导型的底部掺杂区；且在该沟槽的侧壁上形成一 肖特基势垒金属层，所述的金属层至少从 该顶部掺杂区的底部延伸到该底部掺杂区的顶端。
23. 如权利要求22所述的方法，其特征在于，还包含提供至少一个具有第二电传导型中间掺杂区，其在比所述的预定深 度较浅的深度处包围该沟槽侧壁。
24. 如权利要求22所述的方法，其特征在于，还包含在基本o角度时对该沟槽进行植入的步骤，以惨杂形成包围该沟槽底部表面的具有第二电传导型的底部掺杂区。
25. 如权利要求24所述的方法，其特征在于，还包含在该沟槽内填充肖特基 势垒金属的步骤。
26. 如权利要求22所述的方法，其特征在于，所述的在具有第一电传导型的 半导体衬底上提供一沟槽的步骤，是在一N型半导体衬底上开设该沟槽， 并以P型掺杂物掺杂该掺杂区的步骤。
27. 如权利要求25所述的方法，其特征在于，所述的在沟槽内填充肖特基势 垒金属的步骤，包含填充钛/氮化钛金属到该沟槽内的步骤。
28. 如权利要求25所述的方法，其特征在于，所述的在沟槽内填满肖特基势 垒金属的步骤，包含填充钨金属到该沟槽内的步骤。
29. 如权利要求22所述的方法，其特征在于，所述的开设沟槽到预定深度的步骤，包含以非圆弧沟槽角落区域来开设该沟槽到预定深度的步骤。
30.—种肖特基二极管，其特征在于，包括至少一个沟槽，其开设在以第一电传导型掺杂物惨杂的半导体衬底 上，所述的沟槽内填充肖特基势垒金属；且若干个具有与第一电传导型相反的第二电传导型的掺杂区域，其围 绕沟槽侧壁，且沿着沟槽的深度分布，以屏蔽反向漏电流穿过所述沟槽 的侧壁；所述的若干具有第二电传导型的掺杂区还包含一覆盖肖特基势 垒金属顶端的顶端掺杂区，以及一覆盖肖特基势垒金属底部的底部掺杂 区。
全文摘要
本发明提供一种肖特基二极管，其包含至少一个开设在具有第一电传导型掺杂物的半导体衬底上的沟槽，其中，该沟槽由肖特基结势垒金属填充。该肖特基二极管还包含一个或多个具有第二电传导型的掺杂区，该掺杂区包围沟槽侧壁，并沿着该沟槽的深度分布，用以屏蔽反向漏电流穿过该沟槽的侧壁。该肖特基二极管还包含一包围沟槽底部表面的具有第二电传导型的底部掺杂区，以及一包围沟槽侧壁顶端部分的具有第二电传导型的顶部掺杂区。在一较佳实施例中，该第一电传导型是N-型电传导型，且中间深度掺杂区包含有一P-掺杂区。
文档编号H01L21/338GK101523583SQ200780034677
公开日2009年9月2日 申请日期2007年9月30日 优先权日2006年9月30日
发明者安荷·叭剌, 雷燮光 申请人:万国半导体股份有限公司