高效的间距倍增工艺的利记博彩app

专利名称：高效的间距倍增工艺的利记博彩app
技术领域：
本发明大体来说涉及集成电路制作，且更明确地说涉及掩蔽技术。
背景技术：
由于许多因素(其中包括对增加的便携性、计算能力、存储器容量及能量效率的 需求)，集成电路的大小不断减小。形成集成电路的组成特征(例如，电装置及互连 线)的大小持续降低以促进此大小减小。
在存储器电路或装置(例如动态随机存取存储器(DRAM)、快闪存储器、静 态随机存取存储器(SRAM)、铁电(FE)存储器等)中，特征大小降低的趋势是明 显的。举一个实例来说，DRAM通常包含数百万个相同的电路元件，称作存储器单 元。DRAM存储器单元通常由两个电装置组成存储电容器及存取场效晶体管。每 一存储器单元都是可存储一个数据位(二进制数字)的可寻址位置。可通过晶体管将
位写入到单元且可由电容器中的感测电荷读取所述位。通过降低构成存储器单元的电 装置的大小及存取存储器单元的导线的大小，存储器装置可制作得更小。另外，可通 过将更多的存储器单元装配于存储器装置的给定区域上来增加存储容量。其它存储器 设计可集成存取及存储装置或省略存取装置(例如，交叉点MRAM、 PCRAM等等)。 不断减小特征大小对用于形成所述特征的技术提出越来越高的要求。举例来说， 通常使用光刻来图案化特征，例如，导线。间距的概念可用于描述这些特征的大小。 间距定义为重复图案的两个相邻特征中的相同点之间的距离。这些特征通常由邻近特征之间的间隔所界定，所述间隔通常由例如绝缘体的材料填充。因此，可将间距视为 特征的宽度与所述特征的一个侧上将所述特征与相邻特征分离的间隔的宽度的和。然 而，由于例如光学及光或辐射波长等的因素，光刻技术各自具有最小间距，低于此最 小间距，特定光刻技术便无法可靠地形成图案。因此，光刻技术的最小间距是不断减 小特征大小的障碍。
"间距加倍"或"间距倍增"是一种用于使光刻技术的能力延伸超出其最小间距
的建议方法。间距倍增方法图解说明于图1A-1F中且描述于颁于劳里(Lowrey)等人 的第5,328,810号美国专利中，此专利的全部揭示内容以引用的方式并入本文中。参 照图1A，在光致抗蚀剂层中形成线IO图案，所述光致抗蚀剂层上覆于可消耗材料层 20上，而可消耗材料层20又上覆于衬底30上。如图1B中所示，接着，使用蚀刻(优 选地，各向异性蚀刻)将图案转移到层20，借此形成占位符或心轴40。可剥离光致 抗蚀剂线10且可以各向同性方式蚀刻心轴40以增加相邻心轴40之间的距离，如图 1C中所示。随后，在心轴40上方沉积间隔件材料层50，如图1D中所示。接着，在 心轴40的各侧上形成间隔件60(图1E)，即，材料延伸或经原始形成而从另一材料延 伸。所述间隔件形成是通过以定向间隔件蚀刻从水平表面70及80优先蚀刻间隔件材 料而实现，如图1E中所示。接着，移除剩余的心轴40，仅留下间隔件60后面的心 轴以将其一起用作用于图案化的掩模，如图1F中所示。因此，如果给定间距先前包
括界定一个掩模元件及一个间隔的图案，那么相同宽度现在包括两个掩模元件及两个 间隔，其中所述间隔由例如间隔件60界定。因此，有效地降低了可通过光刻技术形 成的最小特征大小。
尽管在以上实例中间距实际上被减半，但按照惯例将此间距减小称为间距'加倍" 或更一般来说，称为间距"倍增"。因此，按照惯例，将间距"倍增"某一因数实际 上涉及使间距减小所述因数。本文中保持常规术语。
由于间隔件材料层50通常具有单一厚度90 (参见图1D及1E)且由于由间隔件 60形成的掩模元件的大小通常对应于所述厚度90，因此，间距加倍通常产生仅一个 宽度的掩模元件。然而，电路通常采用不同大小的特征。举例来说，随机存取存储器 电路通常含有位于所述电路的一个部分中的存储器单元阵列及位于所谓"外围"中的 逻辑电路。在所述阵列中，存储器单元通常通过导线连接，且在所述外围中，导线通 常接触所述外围中的互连或搭接垫以将阵列连接到逻辑。然而，外围特征(例如，外 围互连及搭接垫)可大于阵列中的导线。另外，外围中的电装置(包括外围晶体管) 可大于阵列中的电装置。此外，即使外围特征可经形成而具有与阵列中的特征相同的 间距，由于通过间距倍增形成的掩模图案可受限于沿经图案化光致抗蚀剂的侧壁形成 的掩模图案，因此采用间距倍增同时实现界定一些特征所需的灵活性(例如，几何灵 活性)具有挑战性。
因此，需要形成不同大小的特征的方法，尤其是在光刻技术的最小间距以下形成 一些特征的情况下且尤其是结合间距倍增时。

发明内容
无


根据对优选实施例的详细说明且根据附图将更好地了解本发明，所述详细说明及 附图意在图解说明而非限定本发明，且其中
图1A-1F是用于根据现有技术间距加倍方法形成导线的掩蔽图案序列的示意性 截面侧视图2A是根据本发明优选实施例的经部分形成的集成电路的示意性俯视平面图； 图2B是根据本发明优选实施例的图2A的经部分形成的集成电路的示意性截面
图3是根据本发明优选实施例在光致抗蚀剂层中形成线之后图2A-2B的经部分 形成的集成电路的示意性截面侧视图4是根据本发明优选实施例在将光致抗蚀剂层中的图案转移到下伏硬掩模及 临时层且移除光致抗蚀剂层之后图3的经部分形成的集成电路的示意性截面侧视图5是根据本发明优选实施例在执行修整蚀刻以加宽掩模元件之间的间隔之后 图4的经部分形成的集成电路的示意性截面侧视图6是根据本发明优选实施例在沉积间隔件材料层之后图5的经部分形成的集成 电路的示意性截面侧视图7A-7B是根据本发明优选实施例在执行间隔件蚀刻之后图6的经部分形成的 集成电路的示意性截面侧视及俯视平面图8是根据本发明优选实施例在沉积保护性材料层之后图7A-7B的经部分形成 的集成电路的示意性截面侧视图9A-9B是根据本发明优选实施例在图案化保护层以暴露经部分形成的集成电 路的阵列区及其它选定区域中的掩模元件之后图8的经部分形成的集成电路的示意 性截面侧视及俯视平面图10A-10B是根据本发明优选实施例在移除由经图案化保护层暴露的区中的硬 掩模及临时层材料借此留出独立间隔件图案且随后移除保护层之后图9A-9B的经部 分形成的集成电路的示意性截面侧视及俯视平面图11是根据本发明优选实施例在将间距倍增及非间距倍增掩模元件的图案蚀刻 到下伏硬掩模层中之后图10A-10B的经部分形成的集成电路的示意性截面侧视图12是根据本发明优选实施例在将间距倍增及非间距倍增掩模元件的图案转移 到下伏衬底之后图11的经部分形成的集成电路的示意性截面侧视图13是根据本发明优选实施例在移除上覆于衬底上的掩模元件之后图12的经部 分形成的集成电路的示意性截面侧视图；及
10施例在移除上覆于衬底上的所有掩模元件之后图12 或13的经部分形成的集成电路的示意性截面侧视图。
具体实施例方式
由于间距倍增特征与较大特征(例如，非间距倍增特征)之间的大小差异，将间 距倍增特征连接到较大特征可能是困难的。举例来说，间距倍增特征通常太小及/或 间隔紧密以致无法可靠地接触特征，例如接触插头或较大大小的互连。短路或其它不 对准可因间距倍增特征的小大小及/或紧密间隔而发生。已提出用于形成间距倍增及 非间距倍增特征的各种策略。用于形成间距倍增及非间距倍增特征的实例性方法揭示
于阿巴切夫(Abatchev)等人的第10/934,778号美国专利申请案及特瑞(Tran)等人 的第10/931,771号美国专利申请案中，所述两个专利申请案受让与本申请案的受让 人。这些参考的每一者的全部揭示内容均以引用的方式并入本文中。
除形成及连接间距倍增及非间距倍增特征的困难外，工艺流程因需要形成及覆盖 不同大小的特征而可能是复杂的。举例来说，间距倍增特征可与较大大小的特征单独 地形成，借此需要多个掩模形成及掩模合并步骤。将了解，工艺流程中的每一额外步 骤可不合需要地添加工艺流程的复杂度及费用。此外，每一额外步骤具有引入不对准 和蚀刻及图案化转移复杂化以及可导致工艺结果的不合需要的变化的其它错误的可 能性。
鉴于这些困难，本发明的优选实施例允许使用有利的简单工艺流程来形成及连接 间距倍增及非间距倍增特征。优选地，同时图案化可选择界定层(例如，光致抗蚀剂 层)的对应于集成电路的阵列、接口及外围区域的若干部分。间距倍增用于在阵列区 中形成间距倍增间隔件。使用保护性材料保护接口及外围区的至少一些部分，同时蚀 刻其它部分且在阵列区中形成独立间隔件。接着，移除保护性材料且接着将包括阵列 区中的间隔件和接口及外围区中的特征的图案转移到硬掩模层。可使用硬掩模层来图 案化下伏衬底。
有利地，根据优选实施例的处理允许使用相对较少的工艺步骤形成及连接间距倍 增及非间距倍增特征。相对小数目的步骤可改进工艺结果的均匀性。可减小由额外图 案形成及图案转移步骤引入的不均匀性。此外，如本文所论述，由于可在与非间距倍 增掩模元件相同的垂直层级上同时形成非间距倍增掩模元件到间距倍增掩模元件的 连接，因此可减小因单独形成的掩模元件的不对准导致的缺陷。因此，可更可靠地形 成到间距倍增特征的连接，借此减小短路及不良连接的间距倍增特征的可能性。另外， 相对低数目的工艺步骤有利地允许以高生产量及相对低的成本制作集成电路。
现在将参照图，其中各图中相同的编号指代相同的部件。应了解，所述图未必是 按比例绘制。
最初，形成可适合于在掩模层中形成图案的层堆叠。
11参照图2A，显示经部分制作的集成电路100的俯视图。尽管优选实施例可用于 形成任何集成电路，但所述优选实施例特别有利地应用于形成具有电装置阵列的装置
(包括易失性及非易失性存储器装置的存储器单元阵列，例如DRAM、 ROM或快闪 存储器，包括NAND快闪存储器)或具有垃圾或门阵列的集成电路。逻辑阵列可以 是具有类似于存储器阵列的核心阵列以及具有支持逻辑的外围的现场可编程门阵列 (FPGA)。因此，集成电路100可以是(例如)存储器芯片或处理器，其可包括逻辑阵 列及嵌入式存储器两者，或者具有特征阵列(例如，逻辑或门阵列)的任何其它集成 电路。
继续参照图2A，中心区102、阵列区或仅"阵列"由接口区104所环绕，接口 区104由外围区106 (还称为"外围")所环绕。将了解，在集成电路100的制作完 成之后，阵列102通常将密集地填充有导线以及电装置(例如，晶体管及电容器)。 在存储器装置中，电装置形成多个存储器单元，所述存储器单元通常在字线与位线的 相交点处布置成规则的栅格图案。期望地，可使用间距倍增来在阵列102中形成例如 晶体管及电容器的行及/或列的特征，如以下所论述。
另一方面，外围106通常包含大于阵列102中的特征的特征。除间距倍增外，还 优选地使用常规光刻来图案化外围106中的特征，例如，逻辑电路，因为位于外围 106中的逻辑电路的几何复杂度使得使用间距倍增困难。举例来说，外围106中的特 征通常不具有在阵列102中是象征性的特征的重复规则性。此外，逻辑区域不必像阵 列区102那样密集，使得逻辑区域中的间距倍增成为不必要的。相反，作为阵列图 案象征的规则栅格有益于间距倍增。另外，外围中的一些装置因为电约束而需要较大 几何形状，借此使得间距倍增与用于此类装置的常规光刻相比较不有利。
接口区104可含有阵列及外围特征两者。举例来说，接口区104可充当从阵列 102到外围106的转换且允许阵列102中的特征与外围106中的特征之间的接触。
尽管示意性图解说明为同心区，但所属技术领域的技术人员将了解，集成电路 100中阵列102、接口 104及外围106区的相对位置及数目可与所描绘的不同。举例 来说，在集成电路100的一些区域中，接口 104及外围106区可直接与阵列区102的 任一侧安置在一起，如以下图的一些图中所图解说明。此外，尽管这些区的某些特定 特性已在上文中提及且已图解说明所述区的清晰划分以易于论述，但在一些布置中， 所述区中的两者或两者以上可重叠。
图2B显示经部分形成的集成电路100的截面侧视图。各种掩蔽层120-150优选 地提供于衬底110上面。层120-150将被蚀刻以形成用于图案化衬底110的掩模，如 以下所论述。
优选地，基于化学物及工艺条件的考虑来为本文所论述的各种图案形成及图案转 移步骤选择上覆于衬底110上的层120-150的材料。由于最顶部可选择界定(例如，光 可界定)层120与衬底110之间的层优选地用于将从可选择界定层120获得的图案转 移到衬底110，可选择界定层120与衬底110之间的层130-150优选地经选择，使得所述层可相对于其它已暴露材料选择性地蚀刻。将了解，当一种材料的蚀刻速率比周 围材料的蚀刻速率至少大约2-3倍(优选地至少大约10倍，更优选地至少大约20倍
且最优选地至少大约40倍)时，那么考虑选择性地或优先地蚀刻所述材料。由于上 覆于第二硬掩模层150上的层120-140的目标是允许良好地界定将形成于第二硬掩模 层150中的图案，因此将了解，如果使用适合的其它材料、化学物及/或工艺条件， 那么可省略或替代层120-140中的一个或一个以上层。
在图解说明的实施例中，可选择界定层120上覆于第一硬掩模或蚀刻停止层130 上，层130上覆于临时层140上，临时层140上覆于第二硬掩模或蚀刻停止层150上， 层150上覆于将经由掩模处理(例如，蚀刻)的衬底110上。优选地，在第二硬掩模 层150中形成掩模，衬底IIO是经由所述掩模处理的。
继续参照图2B，可选择界定层120优选地是光可界定的，例如，是由包括此项 技术中已知的任何光致抗蚀剂的光致抗蚀剂形成的。举例来说，光致抗蚀剂可以是可 与157 nm、 193 nm、 248 nm或365 nm波长系统，193 nm波长浸没系统，极远紫外 系统(包括13.7 nm波长系统)或电子束平版印刷系统兼容的任何光致抗蚀剂。另外， 可无掩模平版印刷或无掩模光刻来界定光可界定层120。优选光致抗蚀剂材料的实例 包括对氟化氩(ArF)敏感的光致抗蚀剂(即适合与ArF光源一起使用的光致抗蚀剂)， 和对氟化氪(KrF)敏感的光致抗蚀剂(即适合与KrF光源一起使用的光致抗蚀剂)。 ArF光致抗蚀剂优选地与利用相对短波长的光(例如193 nm)的光刻系统一起使用。 KrF光致抗蚀剂优选地与较长波长光刻系统(例如248 nm系统) 一起使用。在其它 实施例中，层120及任何后续抗蚀剂层可由可通过纳米压印平版印刷图案化的抗蚀剂 形成，例如通过使用模型或机械力来图案化所述抗蚀剂。
第一硬掩模层130的材料优选地包含无机材料。实例性材料包括氧化硅(Si02)、 硅或介电抗反射涂层(DARC)，例如富含硅的氧氮化硅。在所图解说明的实施例中， 第一硬掩模层130为介电抗反射涂层(DARC)。对形成具有接近光刻技术的分辨率 限制的间距的图案来说，将DARC用作第一硬掩模层130可尤其有利。DARC可通 过将光反射降到最低来增强分辨度，由此增加光刻可界定图案边缘的精确度。
临时层140优选地由无定形碳形成，无定形碳相对于优选的硬掩模材料提供非常 高的蚀刻选择性。更优选地，无定形碳是这样一种形式的无定形碳其对光高度透明 (所谓"透明碳")，且其通过对用于光对准的光的波长透明来提供对此对准的改进。 用于形成此透明碳的沉积技术可在A.海布(A.Helmbold) 、 D.迈斯纳(D.Meissner) 的固体薄膜(Thin Solid Films) 283 (1996) 196-203中找到。此参考资料的全部揭示内 容以引用的方式并入本文中。
第二硬掩模层150可由适合于蚀刻下伏衬底110的硬掩模材料形成且其可相对于 已暴露的上覆材料(例如，间隔件165(图ll))选择性地蚀刻。举例来说，在其中间 隔件材料(图ll)是氧化硅或硅的一些实施例中，硬掩模材料可以是氮化硅。在其中间 隔件材料是氮化硅或硅的一些实施例中，硬掩模材料可以是氧化硅。在图解说明的实施例中，硬掩模材料是氮化物，优选地是氮化硅。
将了解，衬底110可包括单个材料层、多个不同材料层、其中具有不同材料或结 构的区的层等。这些材料可包括半导体、绝缘体、导体或其组合。例如，衬底可包含 经掺杂多晶硅、电装置有源区域、硅化物或金属层，例如钨、铝或铜层或其组合。在 一些实施例中，下文论述的掩模元件可直接对应于传导特征(例如，互连或搭接垫) 在衬底中的所需布局。在图解说明的实施例中，衬底110的上部分包括绝缘体且掩模 元件的位置可对应于绝缘体的所需位置，例如在大马士革金属化中。形成于衬底中的 结构的实例包括互连、栅极堆叠及浅沟槽隔离结构。
本文中所论述的层120-150可由各种方法来形成。举例来说，可使用涂层上旋涂
工艺来形成光可界定层。可使用各种气相沉积工艺(例如，化学气相沉积)来形成硬
掩模层。优选地，使用低温化学气相沉积(CVD)工艺在临时层140上方沉积硬掩模层 或任何其它材料，例如，间隔件材料。在其中临时层140是由无定形碳形成的情况下 尤其如此。
临时层140的无定形碳可通过将碳氢化合物或此类化合物的混合物用作碳前驱 物的化学气相沉积来形成。实例性前驱物包括丙烯、丙炔、丙垸、丁烷、丁烯、丁二 烯及乙炔。用于形成无定形碳层的适合方法描述于2003年6月3日颁于费尔贝恩斯 (Fairbairn)等人的第6,573,030 Bl号美国专利中，所述专利的全部揭示内容以引用 的方式并入本文中。另外，可对无定形碳进行掺杂。用于形成经掺杂无定形碳的适合 方法描述于伊恩(Yin)等人的第10/652,174号美国专利申请案中，所述专利申请案 的全部揭示内容以引用的方式并入本文中。
接下来，形成图案并将其转移到硬掩模层150。
将了解，在本文所描述的任一步骤中，将图案从上覆层级转移到下伏层级涉及在 下伏层级中形成大体对应于上覆层级中的掩模元件的集成电路特征或掩模元件。举例 来说，下伏层级中的线的路径将大体遵循上覆层级中的线的路径，且下伏层级中的其 它元件或特征的位置将对应于上覆层级中的类似元件或特征的位置。然而，元件或特 征的精确形状及大小可从上覆层级到下伏层级而不同。举例来说，取决于蚀刻化学物 及条件，可相对于上覆层级上的图案放大或减小形成经转移图案的元件或特征的大小 以及元件或特征之间的相对间隔，同时使其仍类似于可从以下所述实施例中縮减第一 抗蚀剂掩模的实例看到的相同初始"图案"。因此，即使在元件或特征的尺寸发生一 些改变的情况下，经转移图案仍被认为是与初始图案相同的图案。相反，在掩模元件 周围形成间隔件可形成新(间距倍增)图案。
参照图3，在光可界定层120中形成图案，所述图案包含由阵列元件124、接口 元件126及外围元件128限界的间隔件或沟槽122、 123。元件124、 126、 128由光 可界定材料形成。沟槽122、 123可使用248 nm或193 nm的光通过例如光刻来形成， 其中暴露所述层120以通过光罩辐射且接着使其显影。在显影之后，剩余的光可界定 材料(在图解说明的实施例中为光致抗蚀剂)形成所图解说明的元件124、 126、 128(仅
14以截面形式显示)。在图解说明的实施例中，阵列元件124是线。
线124的间距等于线124的宽度与相邻间隔122的宽度的和。为将使用此线124 及间隔122的图案所形成的元件的临界尺寸降到最低，间距可以是用于图案化光可界 定层120的光刻技术的限制或接近所述限制。举例来说，对于利用248nm光的光刻， 线124的间距可以是约100 nm。因此，间距可以是光刻技术的最小间距且以下所论 述的间隔件图案可有利地具有低于所述光刻技术的最小间距的间距。或者，由于位置 及元件大小的错误容限通常随着接近光刻技术的限制而增加，因此线124可经形成而 具有较大的元件大小(例如，对于约200 nm的间距来说)以将线124的位置及大小 错误降到最低。
参照图4，光可界定层120中的图案转移到硬掩模层130及临时层140以允许沉 积间隔件材料层160 (图6)。已发现，用于间隔件材料沉积的温度通常过高而使光 致抗蚀剂无法承受。因此，优选地将图案从光可界定层120转移到第一硬掩模层130 及临时层140，所述第一硬掩模层130及临时层140是由可承受用于间隔件材料沉积 及蚀刻的工艺条件的材料所形成，如以下所论述。除具有比光致抗蚀剂高的耐热性外， 优选地选择形成临时层140的材料，使得其可相对于用于间隔件165(图IO)及用于下 伏第二硬掩模层150的材料选择性地移除。如上所述，层140优选地由无定形碳且更 优选地，由透明碳形成。
可以单个步骤完成图案转移；即，在单个工艺室中原地转移。优选地，使用各向
异性蚀刻来完成所述转移。优选的蚀刻化学物包括使用碳氟化合物等离子体(例如， 从HBr/CF4产生的等离子体)来蚀刻第一硬掩模层130且使用含氧等离子体(例如， SCV02等离子体)来蚀刻临时层140的蚀刻。所述蚀刻相对于光可界定层120选择性 地蚀刻第一硬掩模层130且接着继续穿过临时层140,在第二硬掩模层150处停止。可 在图案转移期间蚀刻光可界定层120的一部分。随后，可通过所属技术领域的技术人 员已知的各种工艺(包括例如，通过等离子体灰化)单独地移除形成光可界定层120 的任何剩余抗蚀剂。
参照图4及5，优选地，通过在修整蚀刻之后蚀刻元件134、 136、 138以形成经 修改的间隔132a、 133a及元件134a、 136a、 138a来加宽阵列元件134、接口元件136 及外围元件138之间的间隔件132、 133。优选地，使用各向同性蚀刻来蚀刻元件134、 136、138以使这些元件"縮减"。适合的蚀刻包括使用含氧等离子体(例如，SCV02/N2/Ar 等离子体、CV(VHe等离子体或HBr/02/N2等离子体)的蚀刻。优选地，选择蚀刻的 程度以使得元件134a、136a、138a的宽度允许形成具有所需间隔的间隔件165(图7A)， 如将从以下论述中所了解。举例来说，可减小阵列中的元件134、 136、 138的宽度从 约80-120 nm减小到约40-70 nm。有利地，宽度减小蚀刻可在阵列中形成比以其它方 式使用用于图案化光可界定层120的光刻技术所能形成的线窄的线。另外，所述蚀刻 可使元件134a、 136a、 138a的边缘平滑，由此改进所述元件的均匀性。尽管元件134a、 136a、 138a可经修整而具有低于光刻技术的分辨率限制的临界尺寸，但将了解，此修整并不改变阵列中间隔132a、 133a与元件134a、 136a、 138a的间距，因为所述元件 中的相同点之间的距离保持相同。在其它实施例中，替代或除对元件134、 136、 138 执行修整蚀刻外，将了解，光可界定层120中的元件124、 126、 128(图3)可在将图案 从光可界定层120转移到第一硬掩模层130之前经受修整蚀刻，以在硬掩模层130及 临时层140中形成所需大小的元件。
参照图6，优选地，在已暴露表面(包括硬掩模层130、 150的已暴露顶表面及 侧壁和临时层140的侧壁)上方保形地毯覆沉积间隔件材料层160。间隔件材料可以 是可充当用于将图案转移到下伏硬掩模层150的掩模的任何材料。优选地，间隔件材 料l)可以良好的阶梯覆盖进行沉积；2)可以可与经部分制作的集成电路100中的其 它材料兼容的温度进行沉积;及3)可相对于临时层140以及第一和第二硬掩模层130、 150选择性地且各向异性地蚀刻。优选的材料包括硅(例如，无定形硅)、氧化硅及氮 化硅。在所图解说明的实施例中，间隔件材料是氧化硅，其结合掩蔽堆叠的其它选定 材料提供特定优点。
用于间隔件材料沉积的优选方法包括化学气相沉积及原子层沉积。层160的厚度 优选地基于间隔件165的所需宽度(图10)来确定。举例来说，在图解说明的实施 例中，层160优选地沉积到约20-80 nm且更优选地约40-60 nm的厚度。优选地，阶 梯覆盖约为80%或更大，且更优选地约为90%或更大。
参照图7A，氧化硅间隔件层160经受各向异性蚀刻以从经部分形成的集成电路 100的水平表面166移除间隔件材料。可使用偏压碳氟化合物等离子体(例如，含 CF4/CHF3、 QF8/CH2F2或CHF3/Ar等离子体)或以纯物理溅射蚀刻(例如，Ar溅射 蚀刻)来对氧化物材料执行此蚀刻(还称为间隔件蚀刻)。间隔件蚀刻在心轴134a 与元件136a、 138a周围界定间隔件165对。
图7B显示图7A的经部分形成的集成电路100的俯视平面图。如可见，除线的 形状外，心轴134a还可具有各种形状。如上所述，在图解说明的实施例中，衬底IIO 的上部分是绝缘体且间隔件165的图案对应于将在衬底110中形成的绝缘体的所需图 案。因此，间隔件165之间的开放间隔优选地对应于导体(例如，大马士革传导互连) 在衬底110中的所需布局。举例来说，随后将移除(图IOA-IOB)的任何心轴134a所具 有的位置可对应于随后形成的互连的位置。在所述情况下， 一些心轴可具有加宽的部 分137，其可用以形成用于将使用心轴134a形成的互连与其它垂直层级上的电特征电 连接在一起的搭接垫。
参照图8，保护层170沉积于经部分制作的集成电路100的表面的上方。保护层 170优选地也可选择性地界定。如同可选择界定层120—样，保护层170优选地是光 可界定的，例如由包括此项技术中已知的任何光致抗蚀剂的光致抗蚀剂所形成。另外， 在其它实施例中，保护性光可界定层170可由适合于通过纳米压印平版印刷图案化的 抗蚀剂所形成。
参照图9A，使用(例如)与用于图案化光可界定层120相同的光刻技术来图案
16化光可界定层170。优选地，暴露层170以通过光罩辐射且接着使其显影以暴露经部
分制作的集成电路100的阵列区102的元件。因此，间隔件165的一些间隔件或对被 暴露，而一些间隔件受到保护层170的保护。另外，硬掩模层130的一些部分被暴露， 而一些部分受到保护。
另外，还可图案化接口区域104或外围106中的元件，借此在所述外围中形成(举 例来说)空洞174。将了解，尽管阵列102中的间隔件165优选地具有小于在形成所 述间隔件中使用的光刻技术的最小间距或分辨率的间距或元件大小，但图案化于层 170中的元件优选地具有等于或大于用于形成所述元件的光刻技术的最小间距或分辨 率的间距或元件大小。
参照图9B,可图案化到间距倍增间隔件165之间的间隔的连接172。将了解，连 接172可以是较大尺寸元件173的末端，例如，用于图案化外围106或接口区104中 的互连的那些元件。连接172可因此将一个或一个以上心轴134a连接到较大掩模元 件173且最后允许形成连接到阵列102中的间距倍增互连的相对大的互连。
将了解，经部分制作的集成电路100的一些元件保持由层170予以保护。在所述 情况下，在移除保护层170之后，间隔件165增大这些元件的尺寸。
参照图IOA-IOB，优选地，通过各向异性蚀刻选择性地移除第一硬掩模层130 及临时层140中保持暴露或未受保护层170保护的部分。有利地，可以单个步骤移除 硬掩模层130及临时140的未受保护部分；即，在单个工艺室中原地移除。可使用例 如含有HBr/CF4的等离子体蚀刻选择性地移除硬掩模层130，且可使用例如S02/02 等离子体蚀刻选择性地移除临时层140。接着，通过例如等离子体灰化移除保护层 170。
因此，移除心轴134a(图9A)，从而在阵列区102中留下独立的间距倍增间隔件 165。在图解说明的实施例中，间隔件165的间距与间隔件165之间的间隔大约为通 过光刻原始形成的光致抗蚀剂线124及间隔122(图3)的一半。举例来说，当光致抗蚀 剂线124具有约200 nm的间距时，可形成具有约100 nm或更小的间距的间隔件165。 另外，还将图案化于外围106或接口区104中的元件转移到下伏层，借此例如在硬掩 模层130及临时层140中形成空洞或开口 176。
参照图ll,将由间隔件165以及第一硬掩模层130及临时层140的剩余部分界定 的图案转移到第二硬掩模层150。所述转移优选地使用各向异性蚀刻来完成，例如，
使用碳氟化合物等离子体的蚀刻，例如，含CF4/02/CH2F2的等离子体蚀刻。
随后，可经由界定于第二硬掩模层150中的掩模来处理衬底。举例来说，参照图 12，可将图案转移到衬底110。参照图13，将了解，在蚀刻衬底110时，对衬底110 的蚀刻可移除间隔件165以及层130、 140的剩余部分。因此，第二硬掩模层150用 作用于蚀刻衬底110的主掩模。在其它实施例中，可在处理衬底110之前或之后移除 间隔件165以及层130、 140的剩余部分。参照图14，可在处理衬底IIO之后移除硬 掩模层150。优选地，使用各向异性蚀刻来蚀刻衬底110,所述各向异性蚀刻可相对于至少第 二硬掩模层150对衬底110进行选择性蚀刻。将了解，当衬底110包含不同材料(例 如不同材料的层)时，如果单个化学物不足以蚀刻所有所述不同材料，那么可使用一 系列不同的化学物(优选地为干蚀刻化学物)来连续地蚀刻穿过这些不同材料。衬底 110的组成可取决于例如将形成的电装置。
将了解，通过间隔件165形成图案且接着将其转移到第二硬掩模层150及衬底 110可界定线，例如，用于连接电装置的互连。优选地，电装置布置成阵列，例如， 所述电装置在存储器装置的阵列区中形成存储器单元。连接172(图9B)可有利地界定 集成电路的接口或外围区域中的较大特征与阵列中例如由元件171界定的间距倍增 特征之间的连接。在形成所述线之后，经部分制作的集成电路100可经受后续处理步 骤，包括形成辅助电装置及电互连，以形成完成的集成电路，例如，存储器芯片。
将了解，可对所图解说明的实施例做出各种修改。举例来说，间距倍增图案通常 包括封闭回路，所述回路由沿心轴的壁形成的间隔件所形成。因此，在非大马士革工 艺中，当使用间隔件165而非间隔件165之间的间隔来形成导线时，优选地使用额外 处理步骤来切断所述回路的末端，使得每一回路形成两个个别的未连接线。举例来说， 此可通过在将维持的线的部分周围形成保护掩模同时蚀刻掉掩模的未受保护末端来 完成。用于切断回路的末端的适合方法揭示于特瑞(Tran)等人于2004年8月31申 请的第10/931,771美国专利申请案中，所述专利申请案的全部揭示内容以引用的方式 并入本文中。有利地，然而，通过使用间隔件165来界定绝缘材料而非传导材料的位 置，可消除切断间隔件回路的末端的步骤。举例来说，当间隔件165之间的间隔(例 如，原先由心轴占据的间隔)确定互连的位置及形状时，未必要切断间隔件回路的末
A山顿。
同样，在一些情况下，可在处理衬底110之前移除间隔件165。举例来说，当间 隔件165相对高且薄时，此移除可为有益的。所述间隔件在结构上可能是不稳定的且 可在蚀刻110衬底的过程中变形，从而在将图案蚀刻到衬底中时引入错误。因此，对 间隔件165以及硬掩模层130或临时层140的任何剩余部分的移除可有利地使经由其 处理衬底110的掩模(在此实例中，由下部硬掩模层150界定)稳定。
另夕卜，可更多地使间隔件165的间距加倍。举例来说，可通过移除心轴134a、 在间隔件165周围形成额外间隔件、移除间隔件165、接着在间隔件(原先在间隔件 165周围调围形成另一组间隔件等等来使间隔件165进一步间距倍增。劳里(Lowrey) 等人的第5,328,810号美国专利中论述了用于进一步间距倍增的实例性方法。
此外，可在整个集成电路制作工艺期间多次采用优选实施例，以在多个层或垂直 层级中形成可为垂直邻接或非邻接及/或垂直地分离的间距倍增特征。在所述情况下， 将图案化的每一个别层级将构成衬底110且各种层120-170可形成于将图案化的个别 层级上方。还将了解，以上所论述的各种层120-170的特定组成及高度可取决于特定 应用而变化。举例来说，层150的厚度可取决于衬底110的特性而变化，例如，衬底
18的化学组成，无论衬底包含单个或多个材料层、将形成的特征的深度等，以及可用蚀 刻化学物。在一些情况下，可省略层120-170中的一个或一个以上层或可添加更多层。
举例来说，在一些情况下，可将形成于第二硬掩模层150中的图案转移到一个或一个
以上额外硬掩模层，以为硬掩模提供增加的对衬底no进行选择性蚀刻的抵抗性。
同样，尽管经由一掩模层的"处理"优选地涉及蚀刻下伏材料，但经由若干掩模 层的处理可涉及使下伏于掩模层的层经受任何半导体制作工艺。举例来说，处理可涉 及经由掩模层且进入到下伏层上的离子植入、扩散掺杂、沉积、氧化(特别是与聚合
物掩模下的硬掩模一起使用)氮化等。另外，掩模层可用作化学机械抛光(CMP)的 停止层或势垒层，或可对所述层中的任一者执行CMP以允许对下伏层的平面化及蚀 刻两者，如在2005年8月31日申请的美国专利申请案第11/216,477号中所论述，所 述专利申请案的全部揭示内容以引用方式并入本文中。
从本文中的说明将了解，本发明包括各种方面。举例来说，根据本发明的一个方 面，提供一种用于集成电路制作的方法。所述方法包含图案化第一光致抗蚀剂层以在 衬底上方形成光致抗蚀剂图案。将光致抗蚀剂图案转移到下伏于光致抗蚀剂层的硬掩 模层及下伏于硬掩模层的临时层。在经图案化硬掩模及临时层中的元件的侧壁上形成 间隔件。在间隔件以及经图案化硬掩模和临时层上方沉积第二光致抗蚀剂层。图案化 第二光致抗蚀剂层以暴露经图案化硬掩模及临时层中的一些部分且暴露间隔件中的 一些间隔件，同时留下直接在经图案化硬掩模及临时层中的其它部分上方以及间隔件
中的其它间隔件上方的光致抗蚀剂。随后，优先移除经图案化硬掩模及临时层的已暴 露部分。优先移除第二光致抗蚀剂层。
根据本发明的另一方面，提供一种用于形成集成电路的方法。所述方法包含图案 化可选择界定层以同时界定经部分制作的集成电路的阵列区中的阵列掩模元件以及 外围区中的外围掩模元件。随后，在阵列区中执行间距倍增，以形成多个独立间隔件。 至少部分地通过独立间隔件界定图案且将外围掩模元件同时转移到衬底。
根据本发明的又一方面，提供一种用于制作集成电路的方法。所述方法包含给衬 底提供上覆光致抗蚀剂层。使用光刻技术图案化光致抗蚀剂层，借此形成包含由空洞 分离的光致抗蚀剂材料的光致抗蚀剂图案。光致抗蚀剂材料及空洞在集成电路的阵列 区及外围区上方延伸。将光致抗蚀剂图案转移到下伏临时层以形成临时层图案。随后， 使阵列及外围区两者中的临时层图案中的元件縮减。在临时层元件上方沉积间隔件材 料毯覆层。蚀刻毯覆层以在临时层^件的各侧处形成间隔件。
根据本发明的再一方面，提供一种经部分制作的集成电路。所述经部分制作的集 成电路包含上覆于硬掩模层上的多个掩模元件。硬掩模层上覆于衬底上。间隔件安置 于掩模元件的侧壁上。保护层直接上覆于间隔件中的一些间隔件以及掩模元件中的一 些掩模元件上。保护层还使间隔件中的其它间隔件以及掩模元件中的其它掩模元件保 持暴露。
根据本发明的又一方面，提供一种经部分制作的集成电路。所述经部分形成的集成电路包含位于衬底上方的多个间隔件对。构成每一间隔件对的间隔件由可选择性蚀
刻的材料分离。经图案化光致抗蚀剂层上覆于间隔件对中的一些间隔件对上。光致抗
蚀剂上覆于经部分制作的集成电路的外围或接口区中的至少一些间隔件上，同时暴露
经部分制作的集成电路的阵列区中的间隔件。
根据本发明的再一方面，提供一种经部分制作的集成电路。所述经部分形成的集
成电路包含安置于经部分制作的集成电路的阵列区上方的多个独立间隔件对。其它多
个其它间隔件对安置于与所述多个间隔件对相同的层级上。构成每一其它间隔件对的
间隔件安置于可相对于所述其它间隔件对选择性地蚀刻的临时材料的侧壁上。临时材 料具有一个或一个以上开口。
除以上揭示内容外，所属技术领域的技术人员还将了解，可对上文所描述的方法 及结构作出各种省略、添加及修改而不背离本发明的范围。打算所有此类修改及改变 均在所附权利要求书所界定的本发明的范围内。
权利要求
1、一种用于集成电路制作的方法，所述方法包含图案化第一光致抗蚀剂层以在衬底上方形成光致抗蚀剂图案；将所述光致抗蚀剂图案转移到下伏于所述光致抗蚀剂层的硬掩模层及下伏于所述硬掩模层的临时层；在所述经图案化硬掩模及临时层中的元件的侧壁上形成间隔件；在所述间隔件以及所述经图案化硬掩模及临时层上方沉积第二光致抗蚀剂层；图案化所述第二光致抗蚀剂层以暴露所述经图案化硬掩模及临时层的一些部分且暴露所述间隔件中的一些间隔件，而留下直接在所述经图案化硬掩模及临时层的其它部分上方及所述间隔件中的其它间隔件上方的光致抗蚀剂；随后优先移除所述经图案化硬掩模及临时层的所述已暴露部分；及优先移除所述第二光致抗蚀剂层。
2、 如权利要求l所述的方法，其进一步包含随后将由所述间隔件以及所述经图 案化硬掩模及临时层的所述剩余部分界定的图案转移到另一硬掩模层。
3、 如权利要求2所述的方法，其进一步包含随后经由所述另一硬掩模层处理所 述衬底。
4、 如权利要求2所述的方法，其中处理所述衬底包含蚀刻所述衬底。
5、 如权利要求l所述的方法，其进一步包含通过在形成间隔件之前各向同性地 蚀刻所述经图案化硬掩模及临时层中的元件来减小所述元件的宽度。
6、 如权利要求l所述的方法，其中所述临时层包含无定形碳。
7、 如权利要求1所述的方法，其中所述临时层包含透明碳。
8、 如权利要求6所述的方法，其中所述硬掩模层包含介电抗反射涂层。
9、 如权利要求8所述的方法，其中所述间隔件包含氧化硅。
10、 如权利要求8所述的方法，其中所述间隔件及所述临时层直接上覆于包含氮 化硅的蚀刻停止层上。
11、 如权利要求1所述的方法，其中优先移除所述经图案化硬掩模及临时层的所 述已暴露部分包含直接在所述衬底的阵列区上方形成独立间隔件。
12、 如权利要求11所述的方法，其中所述独立间隔件所具有的间距低于用于图 案化所述第一光致抗蚀剂层的光刻技术的分辨率限制。
13、 如权利要求1所述的方法，其中所述间隔件至少在垂直于所述间隔件延伸的 第一与第二间隔开的平面之间以彼此间隔开的大体平行的关系延伸。
14、 一种用于形成集成电路的方法，其包含图案化可选择界定层，以同时界定经部分制作的集成电路的阵列区中的阵列掩模 元件及外围区中的外围掩模元件；随后在所述阵列区中执行间距倍增，以形成多个独立间隔件；及 同时将至少部分地由所述独立间隔件及所述外围掩模元件界定的图案转移到衬底。
15、 如权利要求14所述的方法，其中执行间距倍增包含 在所述阵列及外围掩模元件的侧壁上形成间隔件；及优先移除所述阵列掩模元件，从而形成所述独立间隔件。
16、 如权利要求15所述的方法，其中在侧壁上形成间隔件包含在所述阵列及外围掩模元件上沉积间隔件材料毯覆层；及 各向异性地蚀刻所述毯覆层以界定所述间隔件。
17、 如权利要求15所述的方法，其中执行间距倍增进一步包含在侧壁上形成间 隔件之后且在优先移除所述阵列掩模元件之前在所述间隔件以及所述阵列及外围掩模元件上沉积保护性材料层；及 图案化所述保护性材料以暴露所述阵列掩模元件。
18、 如权利要求17所述的方法，其中沉积所述保护性材料层包含沉积光致抗蚀剂，其中图案化所述保护性材料包含执行光刻。
19、 如权利要求17所述的方法，其中图案化所述保护性材料包含移除所述保护 性材料中的一些保护性材料以暴露所述阵列区中的所有间隔件。
20、 如权利要求16所述的方法，其中沉积所述毯覆层包含执行化学气相沉积。
21、 如权利要求14所述的方法，其中同时转移所述图案在所述经部分制作的集 成电路的所述阵列及外围区中形成电装置。
22、 如权利要求21所述的方法，其中所述电装置是电互连。
23、 如权利要求22所述的方法，其中同时转移所述图案形成直接接触所述互连 的搭接垫。
24、 如权利要求22所述的方法，其中同时转移所述图案形成与非间距倍增互连 接触的间距倍增互连。
25、 如权利要求14所述的方法，其中图案化所述可选择界定层包含图案化光致 抗蚀剂层。
26、 一种用于制作集成电路的方法，其包含 给衬底提供上覆光致抗蚀剂层；使用光刻技术图案化所述光致抗蚀剂层以形成包含由空洞分离的光致抗蚀剂材 料的光致抗蚀剂图案，所述光致抗蚀剂材料及空洞在所述集成电路的阵列区及外围区 上方延伸；将所述光致抗蚀剂图案转移到下伏临时层以形成临时层图案； 随后使所述阵列区及所述外围区两者中的所述临时层图案中的元件縮减； 在所述临时层元件上方沉积间隔件材料毯覆层；及 蚀刻所述毯覆层以在所述临时层元件的各侧处形成间隔件。
27、 如权利要求26所述的方法，其进一步包含用保护性材料保护所述临时层图案在所述外围区中的至少一部分且暴露所述临 时层图案在所述阵列区中的至少一部分；及选择性地移除已暴露的临时层材料以在所述阵列区中形成独立间隔件。
28、 如权利要求27所述的方法，其进一步包含 移除所述保护性材料；及经由由所述临时层的剩余部分及所述独立间隔件界定的掩模图案来处理衬底。
29、 如权利要求28所述的方法，其中处理所述衬底包含将所述掩模图案转移到 所述衬底。
30、 如权利要求29所述的方法，其中转移所述掩模图案包含在经部分形成的存储器装置中形成存储器单元阵列的各部分及逻辑电路的各部分。
31、 如权利要求29所述的方法，其中转移所述掩模图案包含将所述图案蚀刻到 硬掩模层中且随后蚀刻所述衬底。
32、 如权利要求26所述的方法，其中将所述光致抗蚀剂图案转移到下伏临时层 包含蚀刻硬掩模层且随后蚀刻所述临时层。
33、 如权利要求32所述的方法，其中沉积所述间隔件材料毯覆层包含在硬掩模 材料及临时层材料上方沉积间隔件材料。
34、 如权利要求26所述的方法，其中图案化所述光致抗蚀剂层包含用具有选自 由13.7nm、 157 nm、 193 nm、 248 nm及365 nm波长光组成的群组的波长的光执行 光刻。
35、 如权利要求26所述的方法，其中所述临时层是由无定形碳形成的。
36、 如权利要求35所述的方法，其中所述间隔件材料是氮化硅。
37、 一种经部分制作的集成电路，其包含多个掩模元件，其上覆于硬掩模层上，所述硬掩模层上覆于衬底上； 间隔件，其安置于所述掩模元件的侧壁上；及保护层，其直接上覆于所述间隔件中的一些间隔件及所述掩模元件中的一些掩模 元件上，所述保护层使所述间隔件中的其它间隔件及所述掩模元件中的其它掩模元件暴露°
38、 如权利要求37所述的经部分制作的集成电路，其中所述保护层是经图案化 层，其中所述经部分制作的集成电路的阵列区中的间隔件是暴露的。
39、 如权利要求38所述的经部分制作的集成电路，其中所述掩模元件在所述经 部分制作的集成电路的外围区中的一些表面是暴露的。
40、 如权利要求37所述的经部分制作的集成电路，其中所述掩模元件安置于所 述经部分制作的集成电路的阵列及外围区中。
41、 如权利要求37所述的经部分制作的集成电路，其中所述掩模元件包含上覆于临时层上的硬掩模层，其中所述硬掩模层及所述临时层可相对于所述间隔件选择性 地蚀刻。
42、 如权利要求37所述的经部分制作的集成电路，其中所述掩模元件是由无定 形碳形成的。
43、 如权利要求37所述的经部分制作的集成电路，其中所述保护层包含光致抗 蚀剂。
44、 一种经部分制作的集成电路，其包含-多个间隔件对，其位于衬底上方，其中构成每一间隔件对的间隔件由可选择蚀刻 材料分离；及经图案化的光致抗蚀剂层，其上覆于所述间隔件对中的一些间隔件对上，其中光 致抗蚀剂上覆于所述经部分制作的集成电路的外围或接口区中的至少一些间隔件上 且其中所述经部分制作的集成电路的阵列区中的间隔件是暴露的。
45、 如权利要求44所述的经部分制作的集成电路，其中所述可选择蚀刻材料是 无定形碳。
46、 如权利要求45所述的经部分制作的集成电路，其中所述间隔件包含选自由 硅、氮化硅及氧化硅组成的群组的材料。
47、 如权利要求44所述的经部分制作的集成电路，其中所述经图案化光致抗蚀 剂层是由可与13.7nm、 157 nm、 193 nm、 248 nm或365 nm波长系统，193 nm波长 浸没系统或电子束平版印刷系统兼容的光致抗蚀剂形成的。
48、 如权利要求44所述的经部分制作的集成电路，其中所述经部分制作的集成 电路是经部分形成的存储器装置。
49、 如权利要求48所述的经部分制作的集成电路，其中所述存储器装置是NAND 快闪存储器。
50、 如权利要求44所述的经部分形成的集成电路，其中所述多个间隔件对对应 于存储器阵列的特征。
51、 如权利要求44所述的经部分形成的集成电路，其中所述经部分形成的集成 电路是经部分形成的计算机处理器。
52、 如权利要求44所述的经部分形成的集成电路，其中所述多个间隔件对对应 于逻辑阵列的特征。
53、 一种经部分制作的集成电路，其包含多个独立间隔件对，其安置于所述经部分制作的集成电路的阵列区上方；及 其它多个其它间隔件对，其位于与所述多个间隔件对相同的层级上，其中所述其它间隔件对的间隔件安置于可相对于所述其它间隔件对选择性地蚀刻的临时材料的侧壁上，其中在所述临时材料中提供一个或一个以上开口。
54、 如权利要求53所述的经部分制作的集成电路，其中所述一个或一个以上开 口安置于所述经部分制作的集成电路的外围区域中。
55、 如权利要求54所述的经部分制作的集成电路，其中所述一个或一个以上开 口具有所述经部分制作的集成电路的所述外围区域中的互连的所需形状及布局。
56、 如权利要求53所述的经部分制作的集成电路，其中所述独立间隔件具有小 于约100 nm的间隙且所述其它间隔件对具有大于约100 nm的间隙。
57、 如权利要求53所述的经部分制作的集成电路，其中所述独立间隔件对至少 在垂直于所述独立间隔件对延伸的第一与第二间隔开的平面之间以彼此间隔开的大 体平行的关系延伸。
58、 如权利要求57所述的经部分制作的集成电路，其中所述其它间隔件对至少 在垂直于所述其它间隔件对延伸的第一与第二间隔开的平面之间以彼此间隔开的大 体平行的关系延伸。
59、 如权利要求53所述的经部分制作的集成电路，其中所述临时材料是无定形碳。
全文摘要
通过经由掩模处理衬底(110)形成集成电路(100)的间距倍增及非间距倍增特征，例如，分别在集成电路(100)的阵列、接口及外围区域(102)、(104)及(106)中的特征。通过图案化光致抗蚀剂层来形成所述掩模，所述光致抗蚀剂层同时界定对应于分别在集成电路(100)的阵列、接口及外围区域(102)、(104)及(106)中的特征的掩模元件。将所述图案转移到无定形碳层(140)。在经图案化的无定形碳层(140)的侧壁上形成侧壁间隔件(165)。沉积保护性材料层(170)且接着将其图案化以暴露阵列区(102)中及接口或外围区域(104)、(106)的选定部分中的掩模元件。移除所述阵列区或其它已暴露部分中的无定形碳，从而在所述阵列区(102)中留下包括独立间距倍增间隔件(165)的图案。移除所述保护性材料(170)，从而在所述阵列区(102)中留下间距倍增间隔件的图案且在所述接口及外围区域(104)、(106)中留下非间距倍增掩模元件的图案。将所述图案转移到硬掩模层(150)，下伏衬底(110)是经由硬掩模层(150)进行蚀刻的。
文档编号H01L21/033GK101512726SQ200780033141
公开日2009年8月19日 申请日期2007年8月31日 优先权日2006年9月14日
发明者H·蒙特戈梅里·曼宁, 斯蒂芬·拉塞尔, 马克·费希尔 申请人:美光科技公司