专利名称：Mos器件和制造mos器件的方法
技术领域：
本发明涉及MOS器件和制造MOS器件的方法。
背景技术：
在Philip C.H.Chan， Xusheng Wu,Shengdong Zhang,Chuguang Feng 和Mansun Chan发表在2004年10月18-21日在中国北京的International Conference on Solid-State and Integrated-Circuit Technology,的 "Three-dimensional stacked-fin-CMOS integrated circuit using double layer SOI material"中，公开了一种三维堆叠的鳍状(fin)状互补金属 氧化物半导体(SF-CMOS)器件。该SF-CMOS器件包括在单个的鳍 状结构或突起中的p型MOS (PMOS)器件上堆叠的n型MOS (NMOS) 器件。栅极电极在栅氧层上延伸，所述栅氧层在突起上延伸。NMOS 器件和PMOS器件共享栅极电极，并且所述栅极电极能在突起的每一 个侧壁处的NMOS器件和PMOS器件中感应导电沟道或电流路径。由 于栅极电极由NMOS器件和PMOS器件共享，难以优化和进一步改善 SF-CMOS器件的性能。例如，难以实现SF-CMOS器件中的NMOS器件 和PMOS器件中的导通状态电流和截止状态电流的优化比率。
发明内容
本发明的一个目的是提供一种具有改善的性能的MOS器件。本发 明提供了权利要求l所述的MOS器件。从属权利要求定义了有利的实 施例。
根据本发明的MOS器件包括在半导体衬底上具有侧壁的突起。所 述突起包括多个堆叠的半导体区域，其中第二半导体区域通过绝缘区 域与第一半导体区域分离。栅极绝缘层至少在所述突起的侧壁上延伸， 并且栅极电极在栅极绝缘层上延伸。栅极电极包括多个栅极区域，其
中每个栅极区域在另一半导体区域上延伸。每个栅极区域影响分离的
半导体区域的导电沟道，从而增加了能改善MOS器件的性能的自由度。
根据本发明的MOS器件的实施例中，至少一个栅极区域具有与其 它栅极区域的功函数值不同的功函数值。材料的功函数是费米能级和 自由电阻能级(或真空能级)之间的能量差异，或换言之，在所述材 料中用于把电子从费米能级移动到真空能级所需要的能量。通过将材 料应用到栅极区域之一，所述栅极区域具有与用于其它栅极区域材料 的功函数值不同的功函数值，可以引入能改善MOS器件性能的自由 度。
根据本发明的MOS器件的另一实施例中，所述突起还包括在所述 多个堆叠的半导体区域上的硬掩模区域。所述硬掩模区域由光刻技术 限定，并且防止区域例如通过刻蚀工艺被去除。此实施例减少了在所 述突起的顶部表面上延伸的栅极区域的影响以及因此在所述多个堆叠 的半导体区域的顶部表面的影响，因此通过防止导电沟道也存在于所 述多个堆叠的半导体区域的顶部表面上，确保所述导电沟道仅存在于 每个半导体区域的侧壁上。
根据本发明的MOS器件的实施例包括PMOS器件和NMOS器件， 其中所述突起包括第一半导体区域、绝缘区域和第二半导体区域的堆 叠。此外，所述栅极电极包括在所述第一半导体区域上延伸的第一栅 极区域和在所述第二半导体区域上延伸的第二栅极区域。以这种方式 得到CMOS器件，其中第一和第二半导体区域的导电沟道分别受第一 和第二栅极区域影响，因此增加了能改善的CMOS器件的性能的自由 度，例如导通状态和截止状态的电流之间的比率。
在较优的实施例中，第一半导体区域和第一栅极区域形成NMOS 器件，以及第二半导体区域和第二栅极区域形成PMOS器件。在此实 施例中，因为导电沟道也存在于第二半导体区域的顶部表面，因此除 了在第二半导体区域的侧壁处的导电沟道外，存在于第二半导体区域 的顶部表面的导电沟道也对PMOS器件的总电流有贡献，增加了PMOS 器件的电流传输能力。
在另一较优的实施例中，第一半导体区域和第一栅极区域形成
PMOS器件，以及第二半导体区域和第二栅极区域形成NMOS器件。 在此实施例中，存在于第二半导体区域上的硬掩模区域防止在第二半 导体区域的顶部表面处产生导电沟道，这使得NMOS和PMOS器件之 间的差异最小化。在此实施例中，较优的栅极材料包括用于第一栅极 区域的硅化铂和用于第二栅极区域的碳化钽。
根据本发明的制造CMOS器件的方法，包括以下步骤
在半导体衬底上形成突起，所述突起具有侧壁并且包括第一半导 体区域、绝缘区域和第二半导体区域的堆叠；
形成至少在所述突起的侧壁上延伸的栅极绝缘层；
形成在所述突起上延伸的第一栅极区域；
选择性地去除在第二绝缘区域上延伸的那部分第一栅极区域，从 而所述第一栅极区域在所述第一半导体区域上延伸；以及 形成在所述第二半导体区域上延伸的第二栅极区域。 通过选择性地去除一部分第一栅极区域，制造了包括两个不同栅 极区域的栅极电极。
参考附图，将进一步地解释和说明本发明的这些和其它方面。其
中
图l为根据本发明的MOS器件实施例的截面示意图；以及
图2-9为示出了在制造根据本发明的MOS器件的实施例中包含的 步骤序列的截面示意图。
具体实施例方式
附图并非按比例绘制。 一般情况下，图中相同的参考数字表示相 同的部件。
图l示出了MOS器件，在这种情况下，是绝缘层2 (例如，在硅衬 底l上的二氧化硅)上的三维堆叠的鳍状MOS (SF-MOS)器件IO。 SF-MOS器件包括突起或鳍状结构，其包括第一硅区域3、第一二氧化
硅区域4、第二硅区域5、第二二氧化硅区域ll、第三硅区域12和氮化 物硬掩模区域6的堆叠。优选地，第一、第二和第三硅区域3、 5、 12 为低掺杂区域，用于宽度小于大约35nm的突起宽度。然而，当突起的 宽度变得太大以至于不能使真正的鳍状FET器件工作时，可应用更高 掺杂水平。栅极氧化层8 (例如，二氧化硅)在所述突起上延伸。第一 栅极区域13在第一硅区域3上延伸，并且部分地在第一二氧化硅区域4 上延伸。第二栅极区域14在第二硅区域5上延伸，在第一二氧化硅区域 4上没有延伸第一栅极区域13的第一二氧化硅区域4的剩余部分上延 伸，并且和第一栅极区域13直接电接触。第三栅极区域15在硬掩模区 域6、第三硅区域12上以及第二二氧化硅11上没有延伸第二栅极区域14 到的第二二氧化硅区域ll的剩余部分上延伸，并且和第二栅极区域14 直接电接触。在此实施例中，SF-MOS器件10包括三个不同的MOS器 件包括第一硅区域3和第一栅极区域13的第一MOS器件，包括第二 硅区域5和第二栅极区域14的第二MOS器件，和包括第三硅区域12和 第三栅极区域15的第三MOS器件。当硅区域3、 5、 12为低掺杂时，栅 极材料的功函数对每个MOS器件的影响比当硅区域3、 5、 12具有较高 掺杂水平时大。因此，每个栅极区域的功函数确定每个MOS器件为p 型或n型，功函数影响的大小依赖于硅区域3、 5、 12的掺杂水平。如果 功函数的值大于4.5eV，相应的MOS器件为p型，如果功函数的值小于 4.5eV，相应的MOS器件为n型。具有4.5eV以上功函数的栅极材料的示 例(PMOS器件)为PtSi (4.9eV)、 MoOx (5.0eV)、 TiN (4.8eV)和 TiSix(4.6eV)。具有4.5eV以下功函数的栅极材料的示例(NMOS器件) 为TaC (4.2eV)和TaNx (4.3eV)。通过针对每个栅极区域13、 14、 15 应用正确的栅极材料，能实现NMOS器件和PMOS器件的任何组合， 例如，三个NMOS器件的组合，或一个PMOS器件和两个NMOS器件的 组合。此外，可能存在具有不同功函数的PMOS器件，从而具有不同 阈值电压。类似地，NMOS可具有不同阚值电压。第一、第二和第三 栅极区域13、 14、 15的功函数的差异使得能够优化SF-MOS器件10, 例如，优化SF-MOS器件10的导通状态电流和截止状态电流的比率， 所述SF-MOS器件10包括每个具有不同或相同功函数值的栅极区域的
第一、第二和第三MOS器件。应当指出，可以不同地选择用于绝缘区
域和半导体区域的材料。
图2-9示出了制造根据本发明的SF-CMOS器件实施例的方法的截 面图，在此情况下，是SF-CMOS器件30。所述方法起始于在其上延伸 绝缘层2 (例如，二氧化硅)的硅衬底l，如图2所示。使用常规方法， 在绝缘层2上形成包括第一硅区域3、 二氧化硅区域4、第二硅区域5和 硬掩模区域6的堆叠，在这种情况，硬掩模区域6是氮化硅。优选地， 硅区域3、 5为低掺杂区域，由此，掺杂水平可以依赖于所述突起7的宽 度。
如图3所示，通过应用常规的光刻和刻蚀技术去除一部分硬掩模区 域6。硬掩模区域6的剩余部分用于限定待制造的突起7。
图4示出了通过分别刻蚀第二硅区域5、二氧化硅区域4和第一硅区 域3的暴露部分形成突起7。硬掩模区域6为氮化硅材料，因为在突起7 的形成期间，刻蚀二氧化硅而不应该刻蚀硬掩模区域6。显而易见，其 它适当的绝缘材料刻可以被应用于硬掩模区域6和二氧化硅区域4。可 选地，在此阶段可以使用常规技术去除硬掩模区域6。这提供了第二硅 区域5中的表面导电沟道。
然后，如图5所示，在突起7上形成栅极氧化物层8。由于在此实例 中，应用二氧化硅的热生长以形成栅极氧化物层8，栅极氧化物层8未 形成在氮化硅硬掩模区域6上。接下来，通过使用诸如化学机械抛光 (CMP)之类的常规平面化技术，形成在突起7上的平面化的栅极区 域23。例如，平面化的栅极区域23包括PtSi、 MoOx、 TiN、 TiSix、 TaC、 TaNx或其它适合作为栅极材料的任何材料。在此阶段，形成包括一个 栅极区域的SF-CMOS，在这种情况下，为平面化的栅极区域23，它同 时影响第一和第二硅区域3、 5的导电沟道。
图6中示出了下一步骤，并且包括使用常规的光刻和刻蚀技术形成 第二硬掩模区域20，例如氮化硅。
然后，如图7所示，应用刻蚀技术去除一部分平面化的栅极区域23， 使得形成第一栅极区域13，所述第一栅极区域13在第一硅区域3上延伸 但是未在第二硅区域5上延伸。因此，第二硬掩模区域20限定了其中部
分地去除了平面化栅极区域23的的区域。这样形成的第一栅极区域13 也将在二氧化硅区域4的第一部分上延伸。
如图8所示，第二栅极区域15形成在暴露的栅极氧化物层8和暴露 的第一栅极区域13上。第二栅极区域15可以通过溅射或CVD (化学气 相淀积)形成。第二栅极区域15也包括例如PtSi、 MoOx、 TiN、 TiSix、 TaC、 TaNx或其它适合作为栅极材料的材料。
最终，如图9所示，去除第二硬掩模区域20，获得SF-CMOS器件30。
简而言之，本发明提供了一种三维堆叠鳍状金属氧化物半导体 (SF-MOS)器件，所述器件包括具有多个堆叠半导体区域的突起或鳍状 结构，其中第二半导体区域通过绝缘区域与第一半导体区域分离。栅 极绝缘层至少在突起的侧壁上延伸，并且栅极电极在到栅极绝缘层上 延伸。栅极电极包括多个栅极区域，其中每个栅极区域在另一个半导 体区域上延伸。如此，每个栅极区域影响另一半导体区域的导电沟道， 因此增加了优化的SF-MOS器件性能的另一 自由度。本发明还提出了 一种制造根据本发明的SF-MOS器件的方法。
应指出，上述实施例描述了本发明而不是限制本发明，不偏离所 附权利要求范围的情况下，本领域的技术人员能设计多个替代实施例。 在权利要求中，放置在括号中的任何标记不限制权利要求。词语"包 括"不排除权利要求中列出的之外的其它元件或步骤的存在。元件前 的"一个"不排除多个这种元件的存在。
权利要求
1.一种半导体衬底(1)上的MOS器件(10，30)，所述MOS器件(10，30)包括具有侧壁的突起(7)并且包括多个堆叠的半导体区域(3，5，12)，其中第二半导体区域(5，12)通过绝缘区域(4，11)与第一半导体区域(3，5)分离，所述MOS器件(10，30)还包括至少在所述突起(7)的侧壁上延伸的栅极绝缘层(8)以及在所述栅极绝缘层(8)上延伸的栅极电极，所述栅极电极包括多个栅极区域(13，14，15)，其中每个栅极区域(13，14，15)在另一个半导体区域(3，5，12)上延伸。
2、 根据权利要求1所述的MOS器件(10， 30)，其中所述栅极 区域(13， 14， 15)中的至少一个具有与其它栅极区域(13， 14， 15) 的功函数值不同的功函数值。
3、 根据权利要求1所述的MOS器件(10， 30)，其中所述突起 (7)还包括所述多个堆叠的半导体区域(3， 5， 12)上的硬掩模区域 (6)。
4、 根据权利要求1所述的MOS器件(10， 30)，包括PMOS器 件和NMOS器件，其中所述突起(7)包括第一半导体区域(3)、绝 缘区域(4)和第二半导体区域(5)的堆叠，所述栅极电极包括在所 述第一半导体区域(3)上延伸的第一栅极区域(13)以及在所述第二 半导体区域(5)上延伸的第二栅极区域(14)。
5、 根据权利要求4所述的MOS器件(10， 30)，其中所述第一 栅极区域(13)和所述第一半导体区域(3)形成NMOS器件，以及 所述第二栅极区域(14)和所述第二半导体区域(5)形成PMOS器 件。
6、 根据权利要求3和4所述的MOS器件(10， 30)，其中所述 第一栅极区域(13)和所述第一半导体区域(3)形成PMOS器件， 以及所述第二栅极区域(14)和所述第二半导体区域(5)形成NMOS 器件。
7、 根据权利要求6所述的MOS器件(10， 30)，其中所述第一 栅极区域(13)包括硅化铂，以及所述第二栅极区域(14)包括碳化钽。
8、 一种制造如权利要求1所述的MOS器件(10， 30)的方法， 所述方法包括以下步骤在半导体衬底(1)上形成突起(7)，所述突起(7)具有侧壁， 并且包括第一半导体区域(3)、绝缘区域(4)和第二半导体区域(5) 的堆叠；形成至少在所述突起(7)的侧壁上延伸的栅极绝缘层(8);形成在所述突起(7)上延伸的第一栅极区域(13);选择性地去除在所述第二绝缘区域(5)上延伸的那部分第一栅极 区域(13)，从而所述第一栅极区域(13)在所述第一半导体区域(3) 上延伸；以及形成在所述第二半导体区域(5)上延伸的第二栅极区域(15)。
全文摘要
本发明提供三维堆叠的鳍状金属氧化物半导体(SF-MOS)器件(10，30)，所述器件包括具有多个堆叠的半导体区域(3，5，13)的突起或鳍状结构，其中第二半导体区域(5，12)通过绝缘区域(4，11)与第一半导体区域(3，5)分离。栅极绝缘层(8)至少在突起(7)的侧壁上延伸，并且栅极电极在栅极绝缘层(8)上延伸。栅极电极包括多个栅极区域(13，14，15)，其中每个栅极区域(13，14，15)在另一半导体区域(3，5，12)上延伸。如此，每个栅极区域(13，14，15)影响另一半导体区域(3，5，12)的导电沟道，因此增加了优化SF-MOS器件性能的自由度。本发明进一步提供了一种制造根据本发明的SF-MOS器件(10，30)的方法。
文档编号H01L29/423GK101375399SQ200780003859
公开日2009年2月25日 申请日期2007年1月22日 优先权日2006年1月30日
发明者塞巴斯蒂恩·尼坦克 申请人:Nxp股份有限公司