专利名称：半导体器件的金属互连的形成方法及半导体器件的利记博彩app
半导体器件的金属互连的形成方法及半导体器件技术领域本公开涉及一种半导体器件的金属互连的形成方法。
技术背景通常，通过应用包括铝、铝合金和铜的金属薄膜，半导体器件的金属 互连可以使形成在半导体衬底中的电路通过半导体器件之间的电连接件和 焊盘连接件彼此连接。为了将焊盘与电极连接起来，其中该电极通过诸如氧化物层等绝缘层与 该焊盘绝缘，通过选择性蚀刻该绝缘层而初步形成接触孔，然后用阻挡金属 或钨来形成用以填充该接触孔的金属插塞。随后，继在已获得的结构(包括 具有插塞的电接触)上形成后续金属薄膜之后，图案化该金属薄膜，从而形 成用于将焊盘与电极连接的金属互连。为了图案化该金属互连，主要采用光刻工艺。然而，随着技术的持续发 展，该金属互连的临界尺寸逐渐减小，因此通过光刻工艺形成金属互连的微 图形往往随着时间继续而变得愈发困难。这样，提出了可以更容易地形成具 有微图形的金属互连的镶嵌工艺。通过镶嵌工艺形成的金属互连通常具有多层结构。在包括铜的多层金属 互连的情形下，为了形成下一级金属喷镀，须在下部铜金属互连和下部金属间介电(IMD)层的整个表面上形成包括SiN和/或SiCN的阻挡层，以防止 下部金属互连扩散到围绕该上部铜金属互连的上部IMD层中。在该上部IMD 层中形成通孔或接触孔期间，该SiN和/或SiCN层也作为蚀刻停止层。当在下部铜金属互连和下部IMD层的整个表面上形成现有技术的阻挡 层时，该下部IMD层的有效介电常数(k)会增加，从而导致RC延迟的增 加。因此，半导体器件的可靠性降低。
发明内容
因此，本公开提供了一种半导体器件的金属互连的形成方法，其可以通 过防止由该半导体器件的阻挡层导致的层间金属介电层的有效介电常数的 增加来提高半导体器件的速度和/或可靠性。根据本公开的一个方案，提供半导体器件中的金属互连的制造方法，其 包括，在半导体衬底上的第一介电层中形成通孔，在该通孔的内壁上形成第 一阻挡层，并在该第一阻挡层上形成第一金属互连；在该半导体衬底上形成 附加绝缘层；在该附加绝缘层上形成沟槽，在该沟槽的内壁上具有第二阻挡 层，并且在该第二阻挡层上具有第二金属互连；形成第二介电层；在该第二 介电层中形成通孔和沟槽；在该通孔内壁和该沟槽的内壁上形成第三阻挡 层，并且在该第三阻挡层上形成上部金属互连；以及在该上部金属互连上形 成上部覆盖阻挡金属层。根据本公开的另一方案，提供了半导体器件中的金属互连的形成方法， 其包括，在半导体衬底上的绝缘层中形成通孔；在与该通孔交叠的绝缘层中 形成沟槽；沉积阻挡金属层和金属互连层；抛光该阻挡金属层和该金属互连 层，直到暴露出该绝缘层为止；以及在该金属互连层上形成覆盖阻挡金属层。仍然根据本公开的另一方案，提供一种半导体器件，其包括具有隔离 (isolation)层、高密度结区、栅绝缘层和栅极的半导体衬底；位于该半导 体衬底上的第一绝缘层；位于该第一绝缘层中的通孔，在该通孔的内壁上具 有第一阻挡层，并且在该第一阻挡层上具有第一金属互连；与该通孔交叠的 沟槽，该沟槽在其内壁中具有第二阻挡层，并且在该第二阻挡层上具有第二 金属互连；用以覆盖该沟槽中的第二金属互连的下部覆盖阻挡金属层；位于 该第一绝缘层上的第二绝缘层；位于该第二绝缘层中的通孔和沟槽；位于该 通孔和该沟槽的内壁上的第三阻挡层；位于该通孔和该沟槽中的上部金属互 连；以及位于该上部金属互连上的上部覆盖阻挡金属层。本发明的覆盖阻挡金属层可以防止围绕下部金属互连的下部金属间介 电层的有效介电常数的增加，并且减小该金属互连的阻抗，从而提高了半导 体器件的可靠性、速度和/或其它性能。
图1是根据一个实施例实现的半导体器件的剖面图2a至图2d是示出根据一个实施例的下部金属互连的示例性制造方法 的剖面图；图3a至图3c是示出根据一个实施例的本方法中的上部金属互连的示例 性制造方法的剖面图；图4a至图4d是依次示出根据本公开的覆盖阻挡金属层的示例性制造方 法的剖面图；以及图5a至图5c是依次示出根据本公开的覆盖阻挡金属层的另一个示例性 制造方法的剖面图。
具体实施方式
在下文中，将结合附图详细描述根据多个示例性实施例的半导体器件的 金属互连及其制造方法。图l是根据本发明的一个实施例实现的半导体器件的剖面图。首先，将 结合图1详细描述根据该实施例实现的该半导体器件的结构。如图1所示，在具有隔离层50和高密度(源/漏)结区90的半导体衬底 100上依次形成栅绝缘层60和栅极70，并且在该栅绝缘层60侧面和该栅极 70侧面分别形成间隔件80。在半导体衬底100、栅极70和间隔件80上形成下部金属前介电(PMD) 层IIO，该下部PMD层IIO具有下部通孔115和下部沟槽120。在该下部通 孔115和该下部沟槽120的内壁上分别形成第一阻挡层125a和第二阻挡层 125b。在第一阻挡层125a和第二阻挡层125b上分别形成下部金属互连130a 和130b。此时，该下部金属互连130a和130b分别包括钨和铜。这样，第一 阻挡层125a和第二阻挡层125b分别包括钨扩散阻挡材料和铜扩散阻挡材料 (例如，钛和/或氮化钛、钽和/或氮化钽、铪和/或氮化铪、钌等)。在下部 金属互连130b上形成下部覆盖阻挡金属层140。在下部PMD层110和下部覆盖阻挡金属层140上形成具有上部通孔150 和上部沟槽155的上部(或第一)金属间介电(IMD)层145。在上部通孔 150内壁和上部沟槽155内壁上形成第三阻挡层160。在该第三阻挡层160 上形成上部金属互连165。在该上部金属互连165上形成与该IMD层145高度相同(即，具有共面的顶面)的上部覆盖阻挡金属层no。这里，下部覆盖阻挡金属层140和上部覆盖阻挡金属层170包括导电金 属，例如Ti、 TiSiN、 TiN、 Ta、 TaN、 WSiN、 WN、 MoN、 HfN、 TiW合金 或Ru。该第一阻挡层125a和第二阻挡层125b防止来自该下部金属互连130 的原子或离子扩散到该下部PMD层1H)中。此外，该第三阻挡层125防止 来自上部金属互连165的原子或离子扩散到该IMD层145中，并且该下部 覆盖阻挡金属层140防止来自下部金属互连130的原子或离子扩散到该IMD 层145中。特别是在具有0.13 um或更大的最小临界尺寸的晶片制造工艺或技术 中，该下部PMD层110和该IMD层145包括磷硅玻璃(PSG)，硼磷硅玻璃 (BPSG)、氟硅玻璃(FSG)、等离子体硅烷(p-Si)基玻璃、TEOS基玻璃和未 掺杂硅玻璃(USG)。在具有O.Hixm或更小的最小临界尺寸的晶片制造工艺 中，该下部PMD层110和该IMD层145包括上述玻璃和低K介电材料，该 低K介电材料例如为SiOC禾tl/或SiOCH (可采用商标名称为BLACK DIAMOND [Applied Materials, Inc., Santa Clara, California]以及CORAL [Novellus, Inc., San Jose， California]的材料)。在其中任一情况中，该介电材 料通常具有低的有效介电常数，适合用于特定的晶片制造工艺或技术，以及 用于设置指定产品的目标参数值(例如，规格)的特定序列。图2a至2d是示出根据本发明的多个实施例的下部金属互连的示例性制 造方法的剖面图。如图2a所示，在形成有隔离层50和高密度结区90的半导体衬底100 上依次形成栅绝缘层60和栅极70，并且在该栅绝缘层60和该栅极70的侧 面分别形成间隔件SO。在这之后，在半导体衬底100、栅极70和间隔件80上形成(通常由毯 覆沉积法形成)下部PMD层110，并且在该下部PMD层IIO上形成光致抗 蚀剂图案(未示出)。用该光致抗蚀剂图案作为掩模，蚀刻该下部PMD层 U0，从而形成暴露该半导体衬底100的下部通孔115。如图2b所示，在该下部通孔115的内壁上形成第一阻挡层125a,并且 在该第一阻挡层125a上形成下部金属互连130a。通过化学气相沉积(CVD) 工艺(特别是金属氮化物层)、物理气相沉积(PVD)工艺例如溅射法(特
别是单元素金属层或合金层，尽管通过在氨和/或含氮气氛或等离子体中溅射该单元素金属也能形成金属氮化物层)或者原子层沉积(ALD)工艺，形成 该第一阻挡层125a。如图2c所示，沉积并图案化附加PMD层112，从而形成下部沟槽120。 在这之后，在下部沟槽120中形成第二阻挡层125b。在该第二阻挡层125b 上形成下部金属互连130b。与用于形成第一阻挡层125a的工艺一样，通过化学气相沉积(CVD) 工艺、物理气相沉积(PVD)工艺或者原子层沉积(ALD)工艺，形成该第 二阻挡层125b。如图2d所示，实施化学机械抛光(CMP)工艺。对半导体衬底100的 整个上表面实施该CMP工艺。移除因为该CMP工艺而暴露的下部金属互连 130b和第二阻挡层125b。优选地，在该CMP工艺中应用对下部金属互连130b的蚀刻选择性比对 第二阻挡层125b的蚀刻选择性更高的浆料。换句话说，代表性地通过2x、 3x、 5x或更多的因子，下部金属互连130b的抛光速度比第二阻挡层125b的 抛光速度更快。实施该CMP工艺之后，该下部金属互连130b的顶面的高度与附加PMD 层112的顶面共面或低于该附加PMD层112的顶面。可选择地，通过在CMP 工艺之后湿法蚀刻该下部金属互连130b(如果112湿法蚀刻并未相对于附加 PMD层112而选择性地蚀刻该下部金属互连130b，这时可选择性应用预定 的掩模图案)，该下部金属互连130b的顶面的高度比该下部PMD层110的 顶面更低。通常，通过下面结合图4a-4d或5a-5c所描述的工艺，在下部金属互连 130b上形成具有与附加PMD112相同高度的下部覆盖阻挡金属层140。该下 部覆盖阻挡金属层140包括导电金属，例如Ti、 TiSiN、 TiN、 Ta、 TaN、 WSiN、 WN、 MoN、 HfN、 TiW合金或Ru。如上所述，通常仅在下部金属互连130b上形成下部覆盖阻挡金属层140， 因此而在现有技术中能够防止由于存在于PMD层(或IMD层，当金属层形 成在下方的金属层上，而不是形成在下方的硅[金属前]层上时)整个表面上 的阻挡层而导致的有效介电常数(有效值k)的增加。因此，提高了半导体
器件的可靠性。图3a至3c是示出根据本发明的多个实施例的上部金属互连的形成方法的剖面图。如图3a所示，在附加PMD层112和下部覆盖阻挡金属层140上堆叠IMD 层145，并且在该IMD层145上形成光致抗蚀剂图案(未示出)。用该光致 抗蚀剂图案作为掩模，蚀刻该IMD层145，从而形成暴露该下部覆盖阻挡金 属层140的上部通孔150。在该IMD层145上实施切槽(或蚀刻)工艺，即 用其它光致抗蚀剂图案作为掩模，以预定厚度(或以预定深度)移除该IMD 层M5的上部，从而形成上部沟槽155。如图3a所述，该IMD层145包括多个绝缘层(作为PMD层110和112 中的每一个)。例如，该IMD层145包括下部介电阻挡层146、体(bulk) 介电层147和上部介电阻挡层/平坦层148。在具有0.13 u m或更大的最小临 界尺寸的晶片制造工艺或技术中，该下部介电阻挡层M6包括未掺杂硅玻璃 (USG)，该体积介电层147包括氟硅玻璃(FSG)，并且该上部介电阻挡 层/平坦层M8包括等离子体硅烷基玻璃、TEOS基玻璃和/或未掺杂硅玻璃 (USG)(例如，USG上的TEOS堆叠)。然而，在具有0.11 u m或更小的 最小临界尺寸的晶片制造工艺或技术中，层146可能不存在，并且该体积介 电层147可以包括诸如SiOC和/或SiOCH等低k介电材料。如图3b所述，移除通过该上部通孔150而暴露的下部覆盖阻挡金属层 140。可选择地，也可以不移除通过该上部通孔150暴露的该下部覆盖阻挡 金属层140。该下部覆盖阻挡金属层140可防止下部金属互连130b由于在半导体器 件制造工艺中产生的热而扩散到IMD层145中。作为结果，能够防止造成 器件中的RC延迟。在具有上部通孔150和上部沟槽155的上部IMD层145上，堆叠第三 阻挡层160和上部金属互连165。优选地，该上部金属互连165包括铜，并 且该第三阻挡层160与第二阻挡层125b相似，也包括用以防止铜(例如， Ta、 TaN、 Hf、 HfN、 Ru或其组合，该组合例如为Ta的TaN、 Hf的HfN,等) 扩散的阻挡材料。如图3c所示，通过CMP工艺移除该IMD层145上的第三阻挡层160
和上部金属互连165，从而图案化该第三阻挡层160和该上部金属互连165。 在该CMP工艺中应用对上部金属互连165的蚀刻选择性比对第三阻挡层160 的蚀刻选择性更高的浆料。
在实施该CMP工艺之后，该上部金属互连165的顶面的高度与IMD层 145的顶面共面或低于IMD层145的顶面。然而，如果继该CMP工艺之后 对该上部金属互连165进行湿法蚀刻(可选择性地应用如上所述的预定掩模 图案)，则该上部金属互连165的顶面的高度会比IMD层145的顶面更低。
在这之后，如图1所示，在上部金属互连165上形成上部覆盖阻挡金属 层170。该上部覆盖阻挡金属层170包括导电金属或金属化合物，例如Ti、 TiN、 Ta、 TaN、 WSiN、 WN、 MoN、 HfN、 TiW合金或Ru。
如上所示，通常仅在上部金属互连165上形成上部覆盖阻挡金属层170， 从而防止在现有技术中由于存在于IMD层整个表面上的阻挡层所导致的有 效介电常数(有效k)的增加。因此，提高了半导体器件的可靠性。
图4a至4d是示出图1所述的上部覆盖阻挡金属层170的形成方法的剖 面图。图5a至5c是示出图1所述的上部覆盖阻挡金属层170的另一种形成 方法的剖面图。
作为参考，图4a至4d或图5a至5c所述的上部覆盖阻挡金属层170的 形成方法，可以同样应用于图2d所述的上部覆盖阻挡金属层170的形成方 法中。
如图4a至4b所示，通过CMP工艺(以及可选的湿法蚀刻工艺)，使 得该上部金属互连165的顶面的高度比IMD层145的顶面的高度更低。如 上所述，这是因为，在该CMP工艺中应用了对上部金属互连165的蚀刻选 择性比对第三阻挡层160 (和/或IMD层145中的顶层材料148)的蚀刻选择 性更高的浆料。
如图4c所示，在半导体衬底的整个表面上形成上部覆盖阻挡金属层170。 如图4d所示，通过CMP工艺暴露该IMD层。从而，形成图1所示的上部 覆盖阻挡金属层170。然而，当采用图4a至4d的方法形成上部覆盖阻挡金属层170时，由于 CMP工艺导致的碟陷现象，该上部覆盖阻挡金属层170的厚度并不完全均 匀。这导致了RC延迟等问题。因此，下面提出了另一种方法。 图5a至5c示出了上部覆盖阻挡金属层170的另一种形成方法。图5a是对应于图4c的剖面图，在图5a中形成上部覆盖阻挡金属层170。 为了减小由CMP工艺导致的碟陷现象，可形成如图5b所示的光致抗蚀剂图 案181。为了确保该光致抗蚀剂图案181对该上部覆盖阻挡金属层170形成 足够的覆盖，须使该光致抗蚀剂图案181略宽于该上部覆盖阻挡金属层170 (例如，大约是用于光刻校准变量的3o公差的2倍)。如图5c所述，用光致抗蚀剂图案181作为掩模，完全蚀刻并移除未用 光致抗蚀剂图案181覆盖的上部覆盖阻挡金属层170。当采用光致抗蚀剂图 案180后，如图5c所示，上部覆盖阻挡金属层170的厚度即可保持均匀。因此，在通过引线进行的焊盘连接中，RC延迟就不会增加。这样，半 导体器件的可靠性即可获得全面提高。根据本公开，通常仅在下部金属互连上形成覆盖阻挡金属层，以在镶嵌 工艺中防止下部金属互连扩散到上方的覆盖IMD层中，从而减小或防止围 绕该金属互连的IMD层的有效介电常数的增加，而不会对该金属互连的阻 抗造成不利影响。因此，提高了半导体器件的可靠性、速度和性能。根据上部覆盖阻挡金属层或下部覆盖阻挡金属层的示例性形成方法，可 以在铜金属互连上稳定地形成覆盖阻挡金属层。作为结果，提高了半导体器 件的可靠性和速度。说明书中所涉及的任何"一个实施例"、"实施例"、"示例性实施例"等， 其含义是结合实施例描述的特定特征、结构或特性被包括在本发明的至少一 个实施例中。本说明书中出现于各个位置的这些短语的特征不一定都涉及同 一个实施例。此外，当结合任何实施例说明特定特征、结构或特性时，认为 其落在本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的 范围内。尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是 本领域技术人员完全可以推导出多个其他变化和实施例，而落入本公开内容 的原理的精神和范围之内。特别是，可以在本公开、附图和所附权利要求的 范围内对组件和/或附件组合配置中的排列进行各种变化和改进。除组件和/ 或排列的变化和改进之外，其他可选择的应用对于本领域技术人员而言也是 显而易见的。
权利要求
1、一种半导体器件中的互连的形成方法，该方法包括以下步骤a.在半导体衬底上的第一介电层中的第一通孔的内壁上形成第一阻挡层，并且在该第一阻挡层上形成第一金属互连；b.在该半导体衬底上堆叠绝缘层；c.在该绝缘层中形成第一沟槽；d.在该第一沟槽的内壁上形成第二阻挡层，并且在该第二阻挡层上形成第二金属互连；e.在该第二金属互连上形成下部覆盖阻挡金属层；f.形成第二介电层；g.在该第二介电层中形成第二通孔和第二沟槽；h.在该第二通孔和该第二沟槽的内壁上形成第三阻挡层，并且在该第三阻挡层上形成上部金属互连；以及i.在该第二介电层的沟槽上形成上部覆盖阻挡金属层。
2、 如权利要求l所述的方法，其中步骤d包括以下子步骤 在该半导体衬底的整个表面上堆叠第二阻挡层； 堆叠该第二金属互连；以及抛光该第二阻挡层和该第二金属互连，直到暴露该绝缘层为止。
3、 如权利要求2所述的方法，其中所述抛光是使用浆料进行的，该浆 料包括对该第二金属互连的蚀刻选择性比对该第二阻挡层的蚀刻选择性更 高的材料。
4、 如权利要求l所述的方法，其中步骤e包括以下子步骤 在该半导体衬底上堆叠该下部覆盖阻挡金属层；以及 抛光该下部覆盖阻挡金属层，直到暴露该绝缘层为止。
5、 如权利要求l所述的方法，其中步骤h包括以下子步骤 在该半导体衬底的整个表面上堆叠该第三阻挡层； 堆叠该上部金属互连；以及抛光该第三阻挡层和该上部金属互连，直到暴露该第二介电层为止。
6、 如权利要求5所述的方法，其中所述抛光是使用浆料进行的，该浆料包括对该上部金属互连的蚀刻选择性比对该第三阻挡层的蚀刻选择性更 高的材料。
7、 如权利要求l所述的方法，其中步骤i包括以下子步骤 在该半导体衬底的整个表面上堆叠上部覆盖阻挡金属层；以及抛光该上部覆盖阻挡金属层，直到暴露该第二介电层为止。
8、 如权利要求l所述的方法，其中该第一金属互连包括钨。
9、 如权利要求l所述的方法，其中该第二金属互连包括铜。
10、 一种半导体器件中的金属互连的形成方法，该方法包括以下步骤a. 在半导体衬底上的绝缘层中形成通孔；b. 在该通孔上形成沟槽； C.堆叠阻挡金属层；d. 堆叠金属互连；e. 抛光该阻挡金属层和该金属互连，直到暴露该绝缘层；以及f. 在该金属互连上形成覆盖阻挡金属层。
11、 如权利要求10所述的方法，其中形成该覆盖阻挡金属层的步骤包 括以下子步骤在该半导体衬底上堆叠该覆盖阻挡金属层；以及 抛光该覆盖阻挡金属层，直到暴露该绝缘层为止。
12、 如权利要求10所述的方法，其中形成该覆盖阻挡金属层的步骤包 括以下子步骤在该半导体衬底上堆叠该覆盖阻挡金属层；以及 在该覆盖阻挡金属层上形成光致抗蚀剂图案；用该光致抗蚀剂图案作为掩模，蚀刻暴露的该覆盖阻挡金属层；以及 移除该光致抗蚀剂图案。
13、 一种半导体器件，包括半导体衬底，具有隔离层、高密度结区、栅绝缘层和栅极； 第一绝缘层，位于该半导体衬底上；第一通孔，位于该第一绝缘层中，该通孔具有位于该通孔的内壁上的第 一阻挡层和位于该第一阻挡层上的第一金属互连；第一沟槽，位于该通孔上，该第一沟槽具有位于该第一沟槽的内壁上的 第二阻挡层和位于该第二阻挡层上的第二金属互连；下部覆盖阻挡金属层，覆盖位于该沟槽中的第二金属互连； 第二绝缘层，位于该第一绝缘层上； 第二通孔和第二沟槽，位于该第二绝缘层中； 第三阻挡层，位于该第二通孔和该第二沟槽的内壁上； 上部金属互连，位于该第三阻挡层上；以及 上部覆盖阻挡金属层，形成在该上部金属互连上。
14、 如权利要求13所述的半导体器件，其中该第一绝缘层和第二绝缘 层的每一个包括磷硅玻璃、硼磷硅玻璃、氟硅玻璃或未掺杂硅玻璃。
15、 如权利要求13所述的半导体器件，其中该第一金属互连包括鸨。
16、 如权利要求13所述的半导体器件，其中该第二金属互连包括铜。
17、 如权利要求13所述的半导体器件，其中该下部覆盖阻挡金属层包 括Ti、 TiSiN、 TiN、 Ta、 TaN、 WSiN、 WN、 MoN、 HfN、 TiW合金或Ru。
18、 如权利要求13所述的半导体器件，其中该上部覆盖阻挡金属层包 括Ti、 TiSiN、 TiN、 Ta、 TaN、 WSiN、 WN、 MoN、 HfN、 TiW合金或Ru。
全文摘要
本发明涉及一种半导体器件中的金属互连的形成方法及半导体器件。该形成方法为在镶嵌工艺中，通常仅在下部金属互连上形成覆盖阻挡金属层，以防止来自该下部金属互连的原子扩散到上部介电层中。该覆盖阻挡金属层可以防止围绕该下部金属互连的下部金属间介电层的有效介电常数的增加，并且减小该金属互连的阻抗，从而提高了半导体器件的可靠性、速度和/或其它性能。
文档编号H01L21/70GK101211824SQ200710308110
公开日2008年7月2日 申请日期2007年12月27日 优先权日2006年12月27日
发明者洪志镐 申请人:东部高科股份有限公司